Low-cost highly-efficient fault tolerant processor design for mitigating the reliability issues in nanometric technologies - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 2011

Low-cost highly-efficient fault tolerant processor design for mitigating the reliability issues in nanometric technologies

Conception de processeur tolérant aux fautes à faible coût et hautement efficace pour remédier aux problèmes de fiabilité dans les technologies nanométriques

Résumé

Various applications of electronic systems, such as medical implant devices, or cryptographic chips for potable devices require both lower power dissipation and higher level of reliability. Moreover, as silicon-based CMOS technologies are fast approaching their ultimate limits, these requirements become necessary for the entire microelectronics industry. Indeed, by approaching these limits, power dissipation, fabrication yield, and reliability worsen steadily making further nanometric scaling increasingly difficult. Thus, before reaching these limits, these problems could become show-stoppers unless new techniques are introduced to maintain acceptable levels of power dissipation, fabrication yield and reliability. This thesis aims to develop a fault tolerant architecture for logic designs that conciliates the above contradictory challenges and provides a global solution to the yield, reliability and power dissipation issues in current and future nanometric technologies. The proposed fault tolerant architecture is expected to improve the fabrication yield and reliability while reducing the power dissipation of electronic components. It leads a breakthrough, since traditional fault-tolerant architectures introduce significant area and power penalties.
Divers domaines d'application des systèmes électroniques, comme par exemple les implants médicaux ou les puces cryptographiques pour les appareils portables, exigent à la fois une très faible puissance consommé et un niveau de fiabilité très élevé. De plus, comme la miniaturisation des technologies CMOS s'approche de ses limites ultimes, ces exigences deviennent nécessaires pour l'ensemble de l'industrie de microélectronique. En effet, en approchant ces limites les problèmes de la dissipation de puissance, du rendement de fabrication et de la fiabilité des composants empirent, rendant la poursuite de miniaturisation nanométriques de plus en plus difficile. Ainsi, avant que ces problèmes bloquent le progrès technologique, des nouvelles solutions au niveau du processus de fabrication et du design sont exigées pour maintenir la puissance dissipée, le rendement de fabrication et la fiabilité à des niveaux acceptables. Le projet de thèse vise le développement des architectures tolérantes aux fautes capables de répondre à ces défis pour les technologies de fabrication CMOS présentes et à venir. Ces architectures devraient permettre d'améliorer le rendement de fabrication et la fiabilité et de réduire en même temps la puissance dissipée des composants électroniques. Elles conduiraient en une innovation majeure, puisque les architectures tolérant aux fautes traditionnelles permettraient d'améliorer le rendement de fabrication et la fiabilité des composants électroniques aux dépens d'une pénalité significative en puissance consommée.
Fichier principal
Vignette du fichier
Yu_Hai_2011_archivage1.pdf (2.06 Mo) Télécharger le fichier
Origine : Version validée par le jury (STAR)
Loading...

Dates et versions

tel-00858516 , version 1 (05-09-2013)

Identifiants

  • HAL Id : tel-00858516 , version 1

Citer

Hai Yu. Low-cost highly-efficient fault tolerant processor design for mitigating the reliability issues in nanometric technologies. Other. Université de Grenoble, 2011. English. ⟨NNT : 2011GRENT066⟩. ⟨tel-00858516⟩

Collections

UGA CNRS TIMA STAR
152 Consultations
561 Téléchargements

Partager

Gmail Facebook X LinkedIn More