Study of the impact of variations of fabrication process on digital circuits

• Auteur / Autrice : Tarun Chawla
• Direction : Amara Amara, Andrei Vladimirescu
• Type : Thèse de doctorat
• Discipline(s) : Electronique et communications
• Date : Soutenance en 2010
• Etablissement(s) : Paris, Télécom ParisTech

Mots clés

Mots clés contrôlés

Circuits d'horloge

MOS complémentaires

Électronique numérique

Résumé

Concevoir un circuit numérique en technologie CMOS inferieur à 100nm se heurte à de multiples défis en termes de variation de process, voltage et temperature. L’attention s’est portée essentiellement sur les variations « inter-die » qui forme la plus grande partie des variations de process. Dans cette étude, nous nous sommes attachés sur deux formes particulières de variations : les divergences «Inter-die NMOS a PMOS » et les divergences aléatoires «Intra-die local». Aucune d’elles n’avait jusqu’alors d’effet notable durant les conceptions industrielles et sont désormais toutes deux source de soucis majeurs. Le travail en academia se concentre principalement sur le changement de process ou sur les améliorations architecturales. Notre action s’est orientée vers l’amélioration de la conception au niveau porte logique et au niveau chemin. Notre attention s’est portée sur les systèmes synchrones, i. E. System de distribution d’horloge qui est fortement impacté par ces variations. Nous avons proposé quelques méthodes de conception et des stratégies d’optimisation pour fabriquer des circuits plus robustes. La plupart de ces méthodes sont exploitables au sein même du flot de design existant ce qui minimise le cout et permet son adoption rapide dans l’industrie. Nous avons inclus l‘effet des changements de voltage et de température sur ces deux variations pour élaborer une compréhension globale. Nous avons aussi proposé des méthodes pour vérifier les bases de notre travail en le comparant vis à vis des résultats de test sur silicium. Les résultats de ce travail ont permis de façonner la politique de comment gérer les divergences locales dans la conception industrielle.

Designing digital circuits for sub-100nm bulk CMOS technology faces many challenges in terms of Process, Voltage, and Temperature variations. The focus has been on interdie variations that form the bulk of process variations. In this work, we have focused on two particular kinds of variations- Inter-die NMOS to PMOS mismatch and Intra-die local random mismatch. Neither had a noticeable effect in industrial designs and has become a cause of worry only recently. The source of these variations lies in the basic process and is random in nature. Thus, their effect cannot be ameliorated without overhauling the complete process. The work in academia has mostly focused on process changes or architectural improvements. Our work is geared towards design improvements at gate and path level. We looked at the basic phenomena behind these variations and using simulations observed how they affect the different parameters in a digital design. The focus was on synchronous systems, i. E. Clock distribution system that is highly impacted by these variations. We proposed some design methods and optimization strategies to make the circuits more robust. Most of these methods are exploitable within existing design flows that minimizes the cost and allows for quick adoption in the industry. We included the effect of voltage and temperature changes on these two variations to put together a comprehensive understanding. We also proposed methods to verify the basis of our work by comparing against silicon test results. The results of this work have helped to shape the policy of how to handle local mismatch in industrial designs.