Etudes et modélisation compacte du transitor FinFET

Study and compact modeling of FinFET

• Auteur / Autrice : Mingchun Tang
• Direction : Christophe Lallement
• Type : Thèse de doctorat
• Discipline(s) : Micro et nanoélectronique, optoélectronique
• Date : Soutenance en 2009
• Etablissement(s) : Strasbourg

Mots clés

Mots clés contrôlés

VHDL (langage de description de matériel informatique)

Modèles mathématiques

Transistors MOSFET

Résumé

Nous proposons un modèle compact du transistor FinFET dédié à la conception de circuits. Le modèle est basé sur le modèle du transistor MOSFET à Double-Grille développé en collaboration avec l’EPFL. Ce modèle repose sur une expression analytique et explicite, simple à maîtriser pour le dimensionnement à la main. La dégradation de la pente sous le seuil, l’effet canal court, l’effet DIBL, la tension de saturation, la modulation de la longueur du canal et les effets quantiques sont bien pris en compte. Ce modèle est validé par des comparaisons avec des caractéristiques ID-VGS, ID-VDS, gm-VGS et gds-VDS obtenues avec le simulateur TCAD de Silvaco. La gamme de validation a été élargie à une longueur minimum du canal de 25 nm, une largeur minimum de 3 nm, une hauteur minimum de silicium de 50 nm et un dopage maximum du silicium de 1017 cm-3. Nous proposons aussi deux méthodes pour développer un modèle dynamique. Ce modèle dynamique n’est validé pour l’instant que pour un FinFET avec un canal long. Le modèle est implémenté dans VHDL-AMS et Verilog-A. Les paramètres du modèle sont extraits sous IC-CAP. Avec le jeu de paramètres obtenu, le modèle est capable de correctement simuler les circuits.

We propose a compact model for FinFET dedicated to circuit design. The model is based on the Double-Gate MOSFET model developed in collaboration with EPFL. This is an analytical and explicit model which is simple to use for device hand calculation. The subthreshold slope degradation, short channel effect, DIBL effect, saturation voltage, channel length modulation and quantum effects are taken into account. This model is validated by comparisons with ID-VGS, ID-VDS, gm-VGS et gds-VDS characteristics obtained with the Silvaco TCAD simulator. The validation range has been enlarged to a minimum channel length of 25 nm, a minimum width of 3 nm, a minimum height of 50 nm and a silicon doping up to 1017 cm-3. We propose also two methods to develop a dynamic model. This dynamic model is only validated for a long channel FinFET for now. The model is implemented in VHDL-AMS and Verilog-A. The model parameters are extracted under IC-CAP. With this set of parameters, the model is able to accurately simulate analog and digital circuits.