Étude et optimisation de l’interaction processeurs-architectures reconfigurables dynamiquement

Study and optimization of dynamically reconfigurable architectures and processors coupling

• Auteur / Autrice : Faten Ben Abdallah Manai
• Direction : Olivier Sentieys, Ammar Bouallegue
• Type : Thèse de doctorat
• Discipline(s) : Traitement du signal et télécommunications
• Date : Soutenance en 2009
• Etablissement(s) : Rennes 1 en cotutelle avec École nationale d'ingénieurs de Tunis (Tunisie)
• Ecole(s) doctorale(s) : École doctorale Mathématiques, télécommunications, informatique, signal, systèmes, électronique (Rennes)
• Partenaire(s) de recherche : autre partenaire : Université européenne de Bretagne (2007-2016)

Mots clés

Mots clés contrôlés

Télécommunications

Architecture -- Informatique

Reconfiguration (informatique)

Résumé

Les applications déployées dans le domaine de l'embarqué, deviennent de plus en plus complexes. L’apparition des architectures reconfigurables dynamiquement (ARD) associant haute performance et grande flexibilité, a fait que les dernières générations d’architectures associent un ou plusieurs processeurs à une ou plusieurs ARD. Ces architectures présentent un bon compromis coût/performances. Cette thèse s'inscrit dans cette thématique et a pour objectif d'apporter une modélisation de ces architectures ainsi que des méthodologies permettant d'exploiter leurs potentiels de performances. En utilisant les modèles de performances proposés, une méthodologie permettant de déterminer le couplage CPU/ARD adéquat est présentée. Nous utilisons ces modèles dans un flot de développement plus général afin de permettre un partitionnement temporel. Afin de valider nos travaux, nous présentons l’implémentation d'un démodulateur DVB et d'un récepteur WCDMA sur une architecture hybride.

New applications deployed in embedded systems, have become more complicated and so require more resources to accelerate calculation. Furthermore, apparition of Dynamic Reconfigurable Architectures (DRA), giving high performances and flexibility, has led to the association of one or more processors to one or more DRA. These new architectures permit interesting calculation cost/performance compromise. This thesis presents a new and precise modelization for these architectures. First, this document details a modelization of information exchange process between a processor and a reconfigurable unit. Using the proposed models, we present a methodology that allows the determination of the CPU/ARD coupling. In the second part, we introduce these performance criteria in the hybrid-architecture software development flow to permit an automatic timing partitioning. The validation of work is done the implementation of a DVB demodulator and a WCDMA receiver on an hybrid architecture.