Métaheuristiques pour la synthèse de haut niveau

Metaheuristics for high level synthesis

• Auteur / Autrice : Kods Trabelsi
• Direction : Marc Sevaux, Philippe Coussy
• Type : Thèse de doctorat
• Discipline(s) : STIC
• Date : Soutenance en 2009
• Etablissement(s) : Lorient
• Ecole(s) doctorale(s) : École doctorale Santé, information-communication et mathématiques, matière (Brest, Finistère)
• Partenaire(s) de recherche : Laboratoire : Laboratoire en sciences et techniques de l'information, de la communication et de la connaissance
• Partenaire(s) de recherche : Autre partenaire : Université européenne de Bretagne (2007-2016)

Mots clés

Mots clés contrôlés

Synthèse de haut niveau (informatique)

Réseaux logiques programmables par l'utilisateur

Mots clés libres

Voisinage

Estimation

Vns

Grasp

Recherche locale

Métaheuristique

Résumé

Ce manuscrit présente des travaux à la croisée des domaines de la recherche opérationnelle et de la synthèse de haut niveau. Le marché de la technologie numérique évoluant très rapidement, des nouvelles solutions pour l'automatisation du flot de conception des circuits intégrés doivent être trouvées. Dans cette optique les outils de synthèse de haut niveau apparaissent pour combler le fossé entre la modélisation d'une architecture et la réalisation proprement dite du circuit VLSI. Ces outils prennent en entrée une description algorithmique, les contraintes prédéterminées et les objectifs attendus et génèrent automatiquement la description RTL du circuit. Dans ces travaux, nous proposons différentes approches pour l'exploration de l'espace des solutions pour une application du traitement du signal et de l’image donnée, afin de trouver l'architecture ayant une surface minimum. Cependant, pour trouver la surface réelle d’une architecture, nous passons habituellement par la synthèse logique. Cette étape est très coûteuse en temps de calcul. Nous proposons, ainsi, une technique d’estimation de cette surface basée sur un tableau permettant le démembrement des composants de l’architecture considérée et une bibliothèque caractérisant notamment, en surface ces composants. Les approches que nous proposons appartiennent à la famille des méthodes à base de voisinages. Celles-ci s'appuient sur des techniques permettant de passer d'une solution à une solution voisine par déplacements successifs, pour en choisir la solution de meilleure qualité.

This dissertation presents a study at the cross-road of the operational research's area and the high level synthesis's one. If considering current state-of-the-art methods for automated integrated circuits design, it is clear that new solutions for design flow must be found, to reply to the very fast growth of the digital technology market. High level synthesis tools appear to bridge the gap between modeling architecture and the actual achievement of the integrated circuit. Thus, given a C/C++ specification of an application, its associated throughput constraint, and the target goal, high-level synthesis tools allows to generate automatically an RTL architecture. However, the solutions provided by the high-level synthesis are not always area efficient, due to current selection of search algorithms. In this dissertation we propose several new approaches to explore the solutions space. Yet, to find the real architecture area, we have to pass by the logical synthesis. But this way is very expensive in computing time. So we propose also an architecture area estimation technique, based on an array giving the different components of the architecture and a library characterizing notably the different components on area. The search approaches we propose, includ a simple descent, deepest descent, a variable neighborhood search, a multi starts descent and finally a dedicated Greedy Randomized Adaptive Search Procedure which all aiming at minimizing the global area. We show through a set of test cases that our approach offers significant gain relative to the state-of-the-art.