Thèse soutenue

Etude, développement et caractérisation des techniques de réduction des courants de fuite des mémoires CMOS embarquées
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Auteur / Autrice : Sylvain Leomant
Direction : Amara Amara
Type : Thèse de doctorat
Discipline(s) : Électronique et communications
Date : Soutenance en 2009
Etablissement(s) : Paris, Télécom ParisTech

Mots clés

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Mots clés contrôlés

Résumé

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L'augmentation exponentielle des courants de fuite est un problème majeur de la réduction des dimensions des technologies CMOS. La consommation statique limite en effet, I'autonomie des applications portables, et augmente le coDt de refroidissement des applications hautes performance. Parallèlement, la surface d'un circuit intégré occupée par les mémoires est en constante augmentation pour satisfaire des besoins en vitesse toujours plus grands. Ce travail porte sur la réduction des courants de fuite dans les mémoires CMOS embarquées, notamment de type SRAM. Apres I'état de I'art sur les mécanismes de courants de fuite et sur les techniques existantes de réduction. L'étude par simulation des courants de fuite est présentée ainsi que les moyens de caractérisation silicium. A partir des résultats sur la répartition et la localisation des contributeurs une stratégie efficace de réduction des fuites a pu être définie. A partir de I'état de I'art, les techniques satisfaisant les contraintes du groupe ATMEL ont été comparées par la simulation et la caractérisation silicium. II est apparu clairement que la polarisation combinée des rails d'alimentation et de masse est la technique répondant le mieuxéaux besoins du groupe ATMEL, pour reduire les courants de fuite des points mémoires SRAM. Cette technique n'est pourtant que très rarement utilisée du fait de la complexité de son implémentation. En effet, il est nécessaire de maintenir une tension suffisante entre les rails d'alimentation et de masse pour garantir la rétention des données des points mémoire SRAM.