Développement de nouvelles architectures mémoires non volatiles bas coût et basse consommation

Development of news memories architecture low cost and low consumption

• Auteur / Autrice : Patrick Calenzo
• Direction : Rachid Bouchakour
• Type : Thèse de doctorat
• Discipline(s) : Micro et nanotechnologie
• Date : Soutenance en 2009
• Etablissement(s) : Aix-Marseille 1
• Partenaire(s) de recherche : Laboratoire : Institut Matériaux Microélectronique Nanosciences de Provence (Marseille ; Toulon ; 2008-….)
• Partenaire(s) de recherche : Autre partenaire : Université de Provence. Section sciences

Mots clés

Mots clés contrôlés

MOS complémentaires

Cartes à mémoire

Systèmes d'identification par radiofréquence

Résumé

Les objectifs de cette thèse sont de concevoir et de développer des mémoires non volatiles à grille flottante qui répondent aux critères de bas coût et basse consommation compatibles avec un procédé CMOS logique. Afin de réaliser cela, un état de l’art a mis en exergue les cellules les plus « performantes » dans cette technologie. Ceci a mis en évidence les qualités et les défauts de chacune d’entre elles et a permis de cibler les points principaux à respecter et servira d’étalon pour développer les cellules mémoires de ce travail. A la suite de cela, une méthodologie de calibration, utilisable pour n’importe quel dispositif à semi-conducteur, a été développée. Cette méthodologie a été mise en pratique sur une cellule EEPROM, qui a servi de base pour la conception des cellules mémoires de ce manuscrit. Ensuite, l’étude d’une cellule mémoire simple poly-silicium double implant a été exposée. Cette cellule a été développée de son concept de fonctionnement jusqu’à sa validation électrique sur silicium. Le procédé de fabrication proposé permet de réaliser une cellule mémoire de type simple poly-silicium dans une technologie CMOS logique. De plus, la consommation de cette cellule s’accorde parfaitement avec les critères de basse consommation. Enfin, cette cellule présente une taille de seulement 1,1 μm² dans une technologie 0,13 μm ce qui en fait la plus petite qu’il soit pour ce type mémoire. Parallèlement à ce travail, une autre cellule simple poly-silicium, qui se décline en deux versions, a été proposée. Ces cellules possèdent la particularité d’être réalisées dans une tranchée d’isolation. Ceci renforce la notion de faible coût car, tout en restant compatible avec un procédé CMOS logique, la surface d’une cellule unitaire peut être réduite. Toutes les briques élémentaires pour concevoir la cellule sont validées électriquement et mettent en évidence des résultats très encouragents en ce qui concerne sa consommation en énergie. Tous les dispositifs présentés lors de ce travail ont révélé un comportement électrique intéressant. Les principales perspectives de ce travail seraient d’améliorer ces deux concepts afin de les industrialiser.

The objectives of this thesis are to conceive and to develop non volatile memories with floating gate which are low cost, low voltage consumption and compatible with a CMOS standard logic process. In order to be carried out, a state of the art has put forth the cells which are “high-achieving” in this technology. This has permitted to see the qualities and the defects of the cells and enabled to target the main points which need careful consideration. From this onwards, a calibration methodology, usable for any semi conductor device, has been developed. This methodology was put into practice on an EEPROM cell, which served as the foundations for the development of the memory cells, throughout this paper. Furthermore, a single poly silicon double implant memory cell has been studied. This cell has been developed from its operating concept to its electric validation on silicon. The manufacturing process suggested gave way to a single poly-silicon memory cell in a CMOS logic technology. In addition, the cell consumption is in perfect accordance with the low voltage consumption criteria. Finally, this cell is interesting in regards to its size which is only 1,1 μm² in a technology of 0,13 μm. This makes it the smallest existing cell for this particular type of memory. In parallel to this work, another single poly silicon cell, which exists in two different versions, has been suggested. These cells have the particularity to be created in a shallow trench isolation. This reinforces the idea of low cost because the surface of the unit cell can be reduced but at the same time remains compatible with a CMOS standard logic process. All the basics needed to create this cell have been validated electrically and give way to encouraging energy consumption results. The outlook for this work would be to improve the two developed concepts in order to have them industrialized.