Development of ''germanium on insulator'' substrates and structures by the germanium condensation technique

• Auteur / Autrice : Benjamin Vincent
• Direction : Alexander Pisch, Jean-François Damlencourt
• Type : Thèse de doctorat
• Discipline(s) : Sciences et génie des matériaux
• Date : Soutenance en 2008
• Etablissement(s) : Grenoble INPG

Mots clés

Mots clés contrôlés

MOS complémentaires

Transistors MOSFET

Microélectronique

Résumé

Ce manuscrit de thèse détaille la fabrication de substrats Silicium Germanium – Germanium sur Isolant (SGOI-GeOI) par un procédé innovant, nommé enrichissement en Germanium. Une première étude du procédé est détaillée pour définir le type de couches réalisables par cette technique. Si le procédé est particulièrement adapté pour l’élaboration de couches de 10-20nm de SGOI moyennement enrichies en Ge (25-75%), il présente de nombreuses limitations pour les substrats SGOI ultrafins et très enrichis en Ge (>75%). Une procédure globale est proposée pour l’élaboration de substrats GeOI de 50nm d’épaisseur. Des MOSFETs ont pu être élaborés et caractérisés sur ces couches. En comparaison avec des pMOSFETs réalisés sur SOI, un gain de plus de 100% a été démontré sur nos couches concernant la mobilité des trous. Cependant, dû aux faibles performances des nMOSFETs sur les couches de GeOI réalisées, l’élaboration de substrats hybrides SOI-GeOI est finallement proposée par des procédés localisés d’enrichissement en Germanium.

Elaboration of SGOI (Silicon Germanium On Insulator) - GeOI (Ge On Insulator) substrates is detailed in this thesis report, by an innovative process called the Germanium condensation technique. A first identification of the SGOI layers characteristics, which elaboration by the Ge condensation technique is adapted for is proposed: the process is particul, efficient to obtain 10-20nm mid Ge enriched (25-75%) SGOI layers whereas it presents different issues for elaboration ultrathin «10nm) and high Ge enriched (>75%) ones. An entire procedure is proposed for elaboration of 50nm G wafers with subsequent device integrations and characterizations. A 100% enhancement for hole mobility within pMOSFETs elaborated on such layers compared to SOI devices has been demonstrated. Due to the lack of performances concerning GeOI nMOSFETs, elaboration of hybrid SOI-GeOI substrates by local Ge condensation techniques is finally proposed.