Conception et developpement d'un coprocesseur cryptographique reconfigurable

Design and development of a reconfigurable cryptographic co-processor

• Auteur / Autrice : Daniele Fronte
• Direction : Annie Pérez
• Type : Thèse de doctorat
• Discipline(s) : Micro-électronique
• Date : Soutenance en 2008
• Etablissement(s) : Aix-Marseille 1
• Partenaire(s) de recherche : Autre partenaire : Université de Provence. Section sciences

Mots clés

Mots clés contrôlés

Cartes à mémoire

Cryptographie

Microprocesseurs

Résumé

Dans cette thèse, les aspects sécuritaires n'ont pas été analysés. Nous considérons les opérations d'écriture ou de lecture dans les registres ou dans la CRAM comme des opérations sûres. Grâce à la structure de Celator, pendant les procès de cryptage ou décryptage, les données peuvent être masquées : par exemple, les données peuvent être ''xorées'' une ou plusieurs fois avec des variables aléatoires, afin de les rendre plus difficilement interceptables par des personnes malveillantes, par des attaques de type Side Channel Attacks. Le prochain pas de nos investigations sera l'implémentation d'autres algorithmes dans Celator. L' architecture du réseau de PE sera peut être modifiée, mais sa surface ne sera pas affectée de manière considérable, grâce surtout à sa structure et à son jeu d'instruction génériques. Notre objectif à long terme sera l'étude et le développement de plateformes sûres pour sécuriser les échanges de données entre le CPU et Celator, ainsi que entre le CPU et des sources de données externes

Nowadays hi-tech secure products need more services and more security. Furthermore the corresponding market is now oriented towards more exibility. In this thesis we propose as novel solution a Multi-algorithm Cryptographic Co-processor called Celator. Celator is able to encrypt or decrypt data blocks using private key encryption algorithms such as Advanced Encryption Standard (AES) or Data Encryption Standard (DES). Moreover Celator allows condensing data using the Secure Hash Algorithms (SHA). These algorithms are frequently implemented in hi-tech secure products in software or in hardware mode. Celator belongs to the class of the exible hardware implementations, and allows an user implementing its own cryptographic algorithm under specific conditions. Celator architecture is based on a 4x4 Processing Elements (PE) systolic array, a Controller with a Finite State Machine (FSM) and a local memory. Data are encrypted or decrypted by the PE array. This thesis presents Celator architecture, as well as its AES, DES, and SHA basic operations. Celator performances are then given and compared to other security circuits