Conception d'une chaîne de traitement analogique de signaux vidéo en technologie CMOS basse tension pour applications aux instruments d'observation de la Terre

Design of analog video processing chain in low-voltage CMOS technology for application to earth observation instruments

• Auteur / Autrice : Pierre Laquerre
• Direction : Marc Lescure
• Type : Thèse de doctorat
• Discipline(s) : Conception des circuits micrélectroniques et microsystèmes
• Date : Soutenance en 2007
• Etablissement(s) : Toulouse, INPT

Mots clés

Mots clés contrôlés

Circuits à capacités commutées

Circuits intégrés linéaires

Mots clés libres

Clamp

Chaîne vidéo

Capteurs CCD

Double-échantillonnage corrélé

Résumé

Cette thèse traite de l'intégration de chaînes vidéo pour le traitement de signaux issus de capteur CCD, dans le cadre des instruments d'observation de la Terre. L'accent est mis sur le composant central de ces chaînes, le double-échantillonnur corrélé. La solution générale retenue est l'intégration des fonctions dans des circuits intégrés spécifiques (ASIC) analogiques dans des technologies CMOS sub-microniques basse-tension. Nous proposons une nouvelle architecture de double-échantillonneur corrélé à sensibilité réduite aux injections de charges, une comparaison de structures d'amplificateurs opérationnels à utiliser à l'intérieur de cette architecture ainsi qu'une discussion sur les amplificateurs symétriques et les buffers à grande précision. Ces travaux sont validés par la réalisation d'un ASIC analogique en technologie CMOS 0. 35 [mu]m (0;3. 3V) occupant 200*300 [mu]m sur la puce et consommant 12 mW.

This thesis is about integration of CCD signals video processing chains for earth observation instruments. Its main focus is the central part of such chains, the correlated double-sampler stage. The overall approach that has been selected is the integration of the different functions into analog application-specific integrated circuits (ASIC) using low-voltage submicronic CMOS technologies. We propose a new correlated double sampler stage architecture with reduced sensibility to charge injections, comparison of several operationnal amplifiers architecture for use in this architecture and a discussion on symetric amplifiers and high-precision buffers. Results are validated through a demo ASIC made in CMOS 0. 35 [mu]m technology (0;3. 3V) with a size of 200*300 [mu]m and a 12 mW consumption.