Synthèse automatisée de circuits asynchrones optimisés prouvés quasi insensibles aux délais

Automatic synthesis of optimised proven quasi delay insensitive asynchronous circuits

• Auteur / Autrice : Vivian Brégier
• Direction : Laurent Fesquet, Marc Renaudin
• Type : Thèse de doctorat
• Discipline(s) : Micro et nanoélectronique
• Date : Soutenance en 2007
• Etablissement(s) : Grenoble INPG

Mots clés

Mots clés libres

Asynchrone

Modélisation

Synthèse

Optimisation logique

Quasi insensibilité aux délais (QDI)

Diagrammes de décision multi-valués (MDD)

Résumé

Dans un circuit asynchrone, la synchronisation entre les blocs est locale: on s'affranchit ainsi des contraintes liées à l'horloge. Ces circuits sont plus robustes, modulaires, moins bruités, et ont une consommation dynamique plus faible que les circuits synchrones. Cependant, le manque d'outils de conception de tels circuits freine leur développement. Cette thèse a permi de développer une technique de synthèse automatique de circuits asynchrones quasi insensibles aux délais (QDI), qui sont particulièrement robustes. La méthode de synthèse permet de synthétiser un circuit totalement décomposé en portes logiques élémentaires, ce qui permet d'effectuer une projection technologique. De plus, une étude formelle réalisée durant la thèse démontre que les circuits synthétisés respectent la contrainte de quasi insensibilité aux délais. Cette technique de synthèse a été développé au sein du projet TAST. Elle a été validée sur un ensemble de circuits de tests.

In an asynchronous circuit, the synchronization between the blocs is local: the constraints due to the clock do not apply. These circuits are more robust, modular, have less noise and a lower dynamic power consumption that asynchronous circuits. However, the lack of design tools for such circuits prevents them from spreading widely. This thesis aimed at developping an automatic synthesis technique targeting asynchronous quasi delay insensitive (QDI) circuits, which are particularly robust. The technique synthesizes a circuit totally decomposed in elemetary logical gates, which allows a later technology mapping. Moreover, a formal study done during this thesis proves that the circuits synthesized respect the constraint of quasi delay insensitivity. This synthesis technique was developped in the TAST project. Is has been validated on a set of test circuits.