Modélisation d'architectures DSP pour le reciblage de compilateurs

DSP architecture description for compiler retargeting

• Auteur / Autrice : Thomas Deruyter
• Direction : Marie-Laure Potet, Jean-Claude Fernandez
• Type : Thèse de doctorat
• Discipline(s) : Informatique. Systèmes et logiciels
• Date : Soutenance en 2007
• Etablissement(s) : Grenoble INPG

Mots clés

Mots clés contrôlés

Traitement du signal -- Techniques numériques -- Appareils et matériel

Compilation (informatique)

Mots clés libres

Compilation recivable

Résumé

Les compilateurs reciblables visent à réutiliser un même cœur de technologie pour différentes architectures. Pour cela, une description détaillée de l'architecture est nécessaire. Les architectures du traitement du signal (DSP) sont principalement utilisées dans les systèmes embarqués pour des applications temps réel. Ces architectures sont dites irrégulieres car elles présentent des particularités telles que des ressources dédiées et des instructions spécifiques rendant la compilation très complexe, Ainsi, les compilateurs DSP reciblables s'appuient sur des langages de descriptions d'architectures qui permettent de décrire le jeu d'instructions ainsi que les contraintes sur les opérandes, telles que les registres autorisés, les modes d'adressages ainsi que les relations entre opérandes de sorte à permettre un contrôle sur le processus de compilation. D'autre part l'analyse et la vérification des contraintes relatives aux opérandes permet de garantir la qualité du compilateur

Compiler retargetability is the capability to adapt a compiler technology for different processors. Retargetable compilers require a complete description of the target architectures. Because digital signal processors (DSP) are dedicated to embedded signal applications, they present a variety of specificities as instructions well-adapted signal treatments or specialized units with special-purpose registers. Thus DSP architectures are qualified as irregular architectures and the compiling process is made more difficult, in particular the instruction selection phase and the allocation registers phase. As a consequence a retargetable DSP compiler chain must be based on an architecture description language which allows describing instructions set and constraints about instruction operands as authorized registers and more in order to allow a control on the compiling process. Furthermore constraints analysis helps in the compiler validation process and so improves the compiler quality