Turbo-décodage semi-itératif analogique: une application aux codes de type DVB-RCS

Semi-iterative analogue turbo decoding : an application to DVB-RCS-like codes

• Auteur / Autrice : Matthieu Arzel
• Direction : Michel Jézéquel
• Type : Thèse de doctorat
• Discipline(s) : Sciences pour l'ingénieur
• Date : Soutenance en 2006
• Etablissement(s) : Télécom Bretagne

Mots clés

Mots clés contrôlés

Traitement du signal

Turbo-codes

Codage

Mots clés libres

Dvb-rcs

Turbo décodeurs analogiques flexibles

Résumé

Au cours de la dernière décennie, des systèmes de télécommunications ont été massivement déployés, fournissant des services nécessitant toujours plus de débit et de mobilité, grâce à de nouvelles techniques de communications et à l’amélioration des circuits intégrés. Certaines de ces techniques sont aujourd’hui limitées par leur implantation matérielle. Il en est ainsi pour la correction d’erreurs qui permet de réduire l’énergie utilisée pour transmettre l’information, mais qui une fois implantée peut pénaliser le débit et, paradoxalement, la consommation d’énergie d’un système. Le décodage analogique itératif permettrait de résoudre ce problème. Il promet de hautes performances mais nécessite de nouvelles architectures et de nouveaux codes, adaptés aux contraintes du traitement analogique, pour concurrencer industriellement son homologue numérique. Cette thèse propose une architecture et un algorithme de turbo décodage innovants, qui offrent un bon compromis entre débit et complexité matérielle. Ces travaux ouvrent la voie à l’intégration de turbo décodeurs analogiques flexibles, à haut débit et capables de traiter des tailles de trames de quelques dizaines à quelques milliers de bits. Ces innovations ont été appliquées à un code de type DVB-RCS. Le décodeur élémentaire à 8 états alors utilisé a été réalisé en technologie BiCMOS 0. 25µm. Traitant des trames de 24 symboles double-binaires, il s’agit d’un des décodeurs élémentaires analogiques les plus complexes jamais réalisés. Un circuit a été conçu et testé avec succès à 100 Mbit/s. Il consomme 414mW sous une alimentation analogique de 2,8 V et offre un taux d’erreur proche de 0,3dB de celui d’un équivalent numérique.

Over the past decade, telecommunication systems have dramatically grown providing services which require ever more data rate with ever more mobility. To sustain this growth, enhanced and new techniques were implemented in ever more optimised digital circuits. A novel approach could be soon necessary for some of these techniques, due to the limitations of their hardware implementations. Error correction is one of them. It allows to reduce the energy used to send information, but, when implemented on a chip, it is a bottleneck in terms of data throughput and of, paradoxically, power consumption. The analogue iterative decoding could solve this problem. This technique, promising high performance, requires new architectures and codes adapted to the constraints of analogue processing to challenge digital circuits in the field of industrial applications. A novel architecture and a novel turbo decoding algorithm, offering a good compromise between onchip area and data rate, are proposed in this thesis. They pave the way for integrating flexible high-speed analogue turbo decoders dealing with different frame lengths ranging from a few dozen to a few thousand bits. The new architecture and decoding algorithm are applied to a DVB-RCS-like code. The component 8-state decoder used in this new architecture was designed for a 0. 25µm BiCMOS process. Dealing with frames made up of 24 double-binary symbols, it is, up to this date, one of the most complex analogue decoders ever designed. Implemented on chip, the circuit was successfully tested at 100Mbit/s while consuming 414mW on a 2. 8V analogue core supply. It was shown to provide a bit error rate as close as 0. 3dB to the digital one