Modélisation des effets inductifs parasites dans les interconnexions des circuits numériques avancés

Parasitic inductance modeling of on-chip interconnect in advanced digital design

• Auteur / Autrice : Lauréline David
• Direction : Fabrice Huret
• Type : Thèse de doctorat
• Discipline(s) : Micro-électronique
• Date : Soutenance en 2006
• Etablissement(s) : Brest

Mots clés

Mots clés contrôlés

Inductance

Réseaux électriques d'interconnexion

Circuits intégrés numériques

Résumé

La complexité croissante des circuits numériques et l’augmentation de leurs fréquences de fonctionnement font des effets électriques parasites dans les interconnexions un paramètre critique. Ictuellement, seules l’extraction et l’analyse des parasites RC sont intégrées dans les séquences de conception automatisées. Or, l’effet des inductances sur les retards de propagation n’est plus toujours négligeable si la fréquence d’horloge dépasse le gigahertz. L’enjeu de cette étude est la compréhension et la modélisation des effets inductifs parasites en vue de proposer des moyens pratiques pour leur prise en compte. Pour ce faire, nous comparons les différentes approches d’extraction dinductance et dressons le bilan des principaux outils disponibles. Cette première partie de l’étude met en évidence le besoin de développer des modèles généraux. Les modèles développés reposent sur des hypothèses systématiquement discutées et vérifiées dms le contexte des circuits numériques. En particulier, les problématiques des effets fréquentiels (effets de peau et de proximité) et du lieu du retour de courant sont détaillées. Cette démarche aboutit à la définition de modèles dits “corners prélayout” permettant d’estimer les valeurs minimale et maximale de l’inductance effective des interconnexions, et ceci très tôt dans la séquence de conception. Nos modèles sont ensuite validés expérimentalement grêce à une structure originale d’oscillateurs en anneaux. Enfin, la mise en oeuvre de ces modèles est présentée et la prise en compte des effets inductifs dans la séquence de conception discutée. Nous présentons ainsi le développement et la validation de modèles simples et efficaces permettant de considérer les parasites inductifs dans l'environnement complexes des circuits numériques

With the increase of digital design complexity and operating frequency, on-chip interconnect parasitics become critical for efficient design. Today, only parasitic RC are extracted and analyzed in automated design flows. Nevertheless, the effect of inductance on propagation delays is no more negligible as the clock frequeney goes beyond one gigahertz. The purpose of this work is the understanding and modeling of parasitic inductances to provide concrete and relevant means to take them in account. Thus, various approaches for inductance extraction are compared and the evaluation of the CAD tools that can be used for interconnect extraction or modeling is drawn up. As a consequence, it appears that new general models are required. Models are therefore developed on the basis of several assumptions which are systematically validated. Frequency effects (skin and proximity effect) and current retum path issues are particularly detailed. This modeling process leads to pre-layout corner models allowing the estimation of minimal and maximal inductance values, in very early stages of the design flow. The suggested models are correlated with experiments, thanks to an original ring-oscillator test-structure. Finally, these models are applied to practical examples, and solutions to consider inductive effects in digital design flows are discussed. During this study, simple and efficient models have been developed and validated to consider inductive effects in the complex environment of a digital circuit.