Influence des contraintes mécaniques non-intentionnelles sur les performances des transistors MOS à canaux ultra-courts

Impact of mechanical stress on the electrical performance of advanced mosfets

• Auteur / Autrice : Thomas Guillaume
• Direction : Mireille Mouis
• Type : Thèse de doctorat
• Discipline(s) : Micro et nanoélectronique
• Date : Soutenance en 2005
• Etablissement(s) : Grenoble INPG

Résumé

La miniaturisation des dispositifs conduit à l'apparition de contraintes mécaniques significatives dans le canal des transistors sub-100nm. Ces contraintes, induites par certains procédés de fabrication, peuvent avoir un impact (positif ou négatif) sur les performances des dispositifs ; la maîtrise de ces effets constitue un enjeu majeur pour l'industrie microélectronique. Cette thèse a pour objectif de proposel des outils adaptés à l'ingénierie de la contrainte dans le canal, et de déterminer l'influence de certaines contraintes non-intentionnelles si les performances des architectures avancées de MOSFETs. Dans un premier temps, nous avons développé des modèles analytiques de mobilité à faible champ, basés sur une analyse détaillée de la structure de bandes du silicium contraint. En particulier, nous avons montré que les paramètres de transport des trous dans le silicium contraint pouvaient être obtenus à l'aide d'une formulation compatible, en termes de précision et de rapidité, avec les besoins du ''stress-engineering''. Ces modèles ont ensuite été utilisés pour étudier l'influence de trois éléments constitutifs du transistor : des canaux épitaxiés SiGe/Si, une grille métallique TiN, et des espaceurs de grille à base de Si3N4. Après une détermination expérimentale des contraintes résiduelles dans les matériaux mis en jeu, les contraintes générées dans le canal ont été calculées à l'aide de simulations mécaniques 2D pour des architectures typiques de transistors ultimes (simple et double grille). Les variations de mobilité induites par ces contraintes ont été évaluées pour les n- et p-MOSFETs en fonction de la longueur de grille et de l'orientation du canal.

Device's scaling leads to the increase of mechanical stress in the channel of MOSFETs. This process-induced stress is likely to significantly modify the performance of sub-100nm transistors. The understanding and control of these stress effects are critical issues for the development of future devices. The aim of this work is to evaluate the stress induced in the channel by some process steps involved in the fabrication of advanced MOSFETs, and to develop modelling tools for the prediction of its impact on electrical performance. Low-field mobility models have first been developped for both n- and p- MOSFETs, based on a detailed analysis of the band structure of strained silicon. Ln particular, the transport parameters of holes have been obtained using an analytical formulation of the valence bands, which meets the speed and accuracy requirements of stress-engineering. Using experimental data and finite element modelling, we have calculated the stress induced in the channel by three different building blocks of ultimate transistors: epitaxial SiGe/Si layers, TiN metal gate and Si3N4 gate spacers. The strain-induced variations of mobility as a function of gate length and channel orientation have been evaluated for both single and double-gate devices.