Thèse soutenue

Transistors CMOS decananométriques à canaux contraints sur silicium massif ou sur SOI : fabrication, caractérisation et étude du transport
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Auteur / Autrice : François Andrieu
Direction : Gérard GhibaudoThomas Ernst
Type : Thèse de doctorat
Discipline(s) : Micro et nanoélectronique
Date : Soutenance en 2005
Etablissement(s) : Grenoble INPG

Résumé

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Cette étude présente différentes architectures de transistors cMOS décananométriques à canal contraint sur Si massif ou sur isolant (SOI). Plus précisément, elle traite de la fabrication, de la caractérisation et du transport électronique dans ces dispositifs. En particulier, une architecture originale et performante de transistors à canal dual contraint directement sur isolant (sSDOI) jusqu'à des longueurs de grille de 15nm est proposée. Finalement, le transport électronique dans les transistors à canaux contraints est étudié expérimentalement. Cette étude démontre que la mobilité des porteurs dépend de la longueur de grille du transistor. De plus, d'autres paramètres électriques, technologiques ou mécaniques, principalement les résistances série, influent sur le transport dans les transistors courts. Une étude comparative approfondie du transport a été menée sur des transistors décananométriques à canal contraint par le substrat ou par les procédés technologiques.