Architectures DRAM [Mémoire dynamique à accès aléatoire] innovantes pour les applications CMOS [Architecture MOS complémentaire] embarquées à haute densité d'intégration

Innovative DRAM [Dynamic Random Access Memory] architectures for high density CMOS [Complementary Metal Oxide Semiconductor] embedded memory applications

• Auteur / Autrice : Rossella Ranica
• Direction : Rachid Bouchakour, Pascal Masson
• Type : Thèse de doctorat
• Discipline(s) : Physique et Modélisation des systèmes complexes. Micro et nanoélectronique
• Date : Soutenance en 2005
• Etablissement(s) : Aix-Marseille 1
• Partenaire(s) de recherche : Autre partenaire : Université de Provence. Section sciences

Mots clés

Mots clés contrôlés

MOS complémentaires

Ordinateurs -- Mémoires

Microélectronique

Résumé

Les mémoires DRAM embarquées suscitent beaucoup d'intérêt dans le domaine des applications qui requièrent la combinaison de transistors logiques à haute performance et de cellules mémoires à forte densité d'intégration sur la même puce. Au-delà de la génération technologique CMOS 90 nm, les mémoires DRAM conventionnelles, constituées d'un transistor d'accès et d'une capacité de stockage (1T/1C), nécessitent un nombre élevé d'étapes technologiques spécifiques, ce qui rend leur procédé de fabrication très complexe et coûteux. Dans ce contexte, un intérêt croissant se manifeste depuis quelques années pour les architectures mémoires alternatives à la cellule DRAM 1TC/1C. Les dispositifs les plus prometteurs semblent être les cellules DRAM qui s'affranchissent de la capacité, appelées 1T-DRAM, dans lesquelles la charge est stockée dans le substrat flottant du transistor MOS. Ce travail porte ainsi sur l'étude du stockage de charge dans les cellules DRAM à un seul transistor. Nous présentons tout d'abord une nouvelle architecture 1T-DRAM réalisée sur silicium massif et appelée 1T-Bulk. Cette cellule mémoire est étudiée du point de vue de la réalisation technologique, de la caractérisation électrique et de la modélisation ; la miniaturisation et la mise en matrice de la cellule élémentaire sont aussi discutées. Nous présentons également une comparaison entre nos cellules 1T-Bulk et les dispositifs 1T-DRAM sur substrat PDSOI reportés dans la littérature. Ensuite, des architectures 1T-DRAM pour des générations CMOS plus avancées, au-delà du noeud technologique 45nm, sont proposées et étudiées. Pour assurer la compatibilité avec les transistors logiques pour les générations à venir, nous avons orienté notre étude sur les cellules à film mince totalement déplété. Les mécanismes de stockage de la charge mémoire dans ces nouveaux dispositifs sont tout d'abord analysés. Puis nous considérons les cellules 1T-FDSOI du point de vue de la simulation et de la caractérisation électrique. Enfin, nous proposons une modélisation des cellules 1T-DRAM à film totalement déplété, de type FDSOI et Double Grille.