Thèse soutenue

Validation de spécifications de circuits asynchrones : méthodes et outils

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Auteur / Autrice : Menouer Boubekeur
Direction : Dominique Borrione
Type : Thèse de doctorat
Discipline(s) : Informatique
Date : Soutenance en 2004
Etablissement(s) : Université Joseph Fourier (Grenoble ; 1971-2015)

Résumé

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La conception asynchrone vise à répondre aux problèmes de plus en plus complexes rencontrés par les concepteurs de circuits synchrones. Les circuits asynchrones, contrairement aux circuits synchrones, ne sont pas commandé par une horloge globale. Même de taille moyenne, ils peuvent montrer un comportement complexe, du à l'explosion combinatoire dans la chronologie des évènements qui peuvent se produire. Il est ainsi essentiel d'appliquer des méthodes rigoureuses de conception et de validation. Ce travail de thèse traite de l'analyse et de la validation automatique des spécifications de circuits asynchrones écrites en langue CHP, avant leur synthèse avec le flot de conception asynchrone tast, développé par le groupe CIS de Tima. Deux approches sont proposées. La première consiste à adapter la vérification symbolique de modèles, initialement dédiée aux circuits synchrones, pour la vérification des circuits asynchrones. Les spécifications de circuits sont alors traduites dans un modèle en VHDL peuso-synchrone et ensuite vérifiées par des outils industriels de vérification symbolique de modèles. Dans la deuxième approche, la sémantique de CHP, initialement donnée en termes de réseaux de Petri, est reformulée en termes de systèmes de transitions étiquetées étendus (STEE). Les spécifications de circuits sont alors validées par des méthodes énumératives de vérification de modèles. Pour augmenter les performances de l'approche énumérative et faire face au problème d'explosion d'états, nous avons développé et implémenté un certain nombre de techniques automatiques de réduction et d'abstraction.