Etude de la faisabilité de circuits mémoire sram ultra basse tension en technologie soi partiellement désertée

SOI-PD SRAM working in Ultra-Low-Voltage

• Auteur / Autrice : Olivier Thomas
• Direction : Amara Amara
• Type : Thèse de doctorat
• Discipline(s) : Électronique et communications. Microélectronique
• Date : Soutenance en 2004
• Etablissement(s) : Paris, ENST

Mots clés

Mots clés libres

Sram

Leakage

Sense amplifier

Soi

Résumé

Réduire la tension d'alimentation est l'un des moyens les plus efficaces pour diminuer l'énergie consommée des circuits, mais malheureusement au détriment de leurs performances. Cependant, il existe des domaines d'application (les pacemakers, les systèmes auditifs,. . . ) qui ne demandent pas nécessairement de grandes performances et qui peuvent voir leur consommation réduite fortement en travaillant avec des tensions d'alimentation très basses. La partie mémoire des circuits logiques est de plus en plus importante (en 2008, la surface du bloc mémoire occupera 80% de la surface totale d'un circuit). Dans cette thèse, sont proposés les circuits élémentaires d'une mémoire SRAM (cellule mémoire, circuits de lecture et d'écriture) en technologie SOI partiellement désertée (PD) fonctionnant en ultra basse tension (ULV, VDD=0. 5V). Dans ce cas, les transistors opèrent en limite de faible et forte inversion. Les courants de fuite sont alors utilisés comme courants de conduction. Les applications visées sont de type basse et moyenne performances (inférieures à 100MHz). Une nouvelle topologie de cellule mémoire à 4-Transistors avec autorafraîchissement de l'information stockée ainsi qu'un nouveau circuit de lecture en mode courant ont été développés. L'étude de ces circuits a été faite en technologie SOI-PD 130nm. Pour concevoir ces circuits de façon fiable, les méthodes conventionnelles de conception des circuits mémoire ont été adaptées de manière à prendre en compte les effets secondaires dus au substrat flottant des transistors SOI-PD. De plus, pour mieux caractériser le comportement électrique des transistors fonctionnant en en ULV, un modèle analytique simple a été développé.

Active power consumption of CMOS logic circuits increases quadratically with supply voltage and leakage power exponentially. Hence minimising the supply voltage is one of the most effective ways to reduce energy usage but unfortunately at the expense of increased delay. Some niche applications such as pacemakers, hearing devices, wearable wrist watches and self powered devices do not necessarily need high-performance, therefore operation in Ultra-Low-Voltage (ULV) is very attractive for achieving a significant energy saving. In this case the transistors are operated in the sub-threshold region where the gate-source voltage is below the threshold (Vt) voltage of the transistor. Leakage current is then used as the operating switching current. In this PhD Thesis we focus mainly on ULV memory cell design using SOI technology. A new 4-T Self-Refresh memory cell without refresh cycle and a new read current sense amplifier are proposed. Furthermore, a simple yet realistic physics based model is introduced to descirbe the subthreshold drain current of a MOSFET taking into account the body- and drain-voltage depedencies, including the short channel effects