Boucle analogique-numérique verouillée sur l'amplitude : application à la conversion analogique-numérique à temps régulier, irrégulier et continu pour la basse consommation

= Analog-digital level locked loop and its application to regular, irregular, and continuous sampling analog to digital conversion

• Auteur / Autrice : Laurent Alacoque
• Direction : Marc Renaudin
• Type : Thèse de doctorat
• Discipline(s) : Dispositifs de l’électronique intégrée
• Date : Soutenance en 2002
• Etablissement(s) : Lyon, INSA
• Partenaire(s) de recherche : Laboratoire : LPM - Laboratoire de Physique de la Matière (1961-2007)

Mots clés

Mots clés contrôlés

Conversion analogique-numérique

Résumé

Ce travail de thèse porte sur l'étude d'une boucle analogique-numérique verrouillée sur l'amplitude du signal d'entrée. Cette boucle possède la particularité de nécessiter un nombre variable de cycles élémentaires pour effectuer la quantification d'un échantillon. Son application à la conversion analogique-numérique constitue une première contribution à la conception d'une nouvelle classe d'architectures de convertisseurs analogiques-numériques. La première partie de ce travail présente un état de l'art de la thèorie de l'échantillonnage et des principales architectures de convertisseurs analogiques-numériques. Le principe de l'architecture de la boucle analogique numérique verrouillée sur l'amplitude sont présentés. Elle est constituée d'un estimateur de la valeur du signal et d'un organe de détection de l'erreur entre le signal et son estimation. La complexité électronique de la boucle est comparable à celle d'un convertisseur à approximations successives de résolution identique. Le chapitre suivant propose trois architectures de convertissseurs analogiques-numériques qui exploitent les particularités de cette boucle. La première architecture produit des échantillons à temps régulier. La période d'échantillonnage est déterminée par le nombre maximum de cycles de quantification. Lorsque le signal est quantifié avant la fin de cette période, le coeur du convertisseur est mis hors-tension pendant la durée des cycles restants pour déterminer la consommation du système. La deuxième architecture produit des échantillons à temps irrégulier où les instants d'échantillonnage sont des multiples de la période d'un cycle élémentaire. A l'inverse de l'architecture précédente, un nouveau cycle de conversion débute dès la fin de la quantification d'un échantillon. La fréquence d'échantillonnage moyenne est ainsi augmentée par rapport au cas précédent. Enfin, la troisième architecture repose sur la logique auto-séquencée et produit des échantillons à temps continu. L'échantillonnage est déclenché par la détection du passage du signal par des valeurs discrètes et le temps est quantifié. Les échantillons obtenus permettent la connaissance du signal sous la forme d'un gabarit à temps continu alors que pour la conversion analogique numérique classique, le signal n'est connu qu'à des instants discrets.

This work presents the conception of an analog-digital loop locked on the input signal's level. This loop achieves a sample quantification with a variable number of cycles. Three ADC architectures that take advantage of this loop's characteristics are presented. The first architecture produces samples at regular instants. The converter's core is switched off when quantification ends before the end of the sampling period, thus allowing power saving. The second architecture produces irregularly spaced samples. The average sampling frequency is therefore maximized. The third architecture relies on self-timed logic to produce samples at continuous time. These samples allow the representation of the signal as a continuous enveloppe. The last chapter presents the converters' performances. The average number of cycles per sample is greatly reduced with respect to a successive approximations register converter, hence a significant gain in terms of power consumption.