Étude de l'intégration en technologies silicium de boucles de synthèse de fréquence pour des applications radiofréquences à 5GHz

Monolithic integration study of frequency synthesizers using BiCMOS SiGe technology for 5GHz applications

• Auteur / Autrice : Hélène Jacquinot
• Direction : Jean-Michel Fournier
• Type : Thèse de doctorat
• Discipline(s) : Microélectronique
• Date : Soutenance en 2001
• Etablissement(s) : Grenoble INPG en cotutelle avec Université Joseph Fourier (Grenoble ; 1971-2015)

Résumé

Cette thèse s'inscrit dans le cadre d'une étude sur l'intégration d'un synthétiseur pour des systèmes d'émetteur/récepteur en bande C (de 4 à 8GHz). Les domaines d'application sont par exemple les réseaux hauts débits WLAN (Wireless Local Area Network). Le travail montre la démarche suivie pour réaliser un synthétiseur de fréquence faible bruit à 5GHz en technologie BiCMOS. Pour cela, nous avons choisi une approche montante (de la technologie vers le système). L'objet principal de cette étude est la modélisation du bruit de l'oscillateur, qui représente un point bloquant pour la synthèse de fréquence. Nous nous appuyons sur différents modèles de bruit de phase afin de mieux appréhender les mécanismes de bruit mis en jeu. Des éléments de conception d'un oscillateur (L, C) différentiel sont présentés, visant à réduire les pertes du résonateur et à limiter la contribution en bruit de l'impédance négative du VCO. Nous avons réalisé, simulé et mesuré deux circuits d'oscillateurs à 5 et 7GHz et un VCO à 5GHz en technologie BiCMOS 0. 35 [mu]m, dont les résultats se situent favorablement par rapport à l'état de l'art. Afin d'évaluer les performances optimales du système global, nous nous intéressons à la synthèse de fréquence. La boucle à verrouillage de phase fractionnaire est intéressante car elle permet, contrairement à la PLL à rang entier, de réduire à la fois les paramètres de bruit de phase, de précision en fréquence et de temps de commutation. Basée sur un modulateur sigma delta, la PLL fractionnaire présente des cycles limites qu'il est possible de réduire par l'utilisation de différentes techniques, que nous comparons. Afin d'optimiser cette architecture à la fréquence de 5GHz, nous modélisons le bruit des blocs de la boucle linéarisée, et son impact sur le spectre en sortie. Nous appliquons alors l'étude à des systèmes radiofréquences, dont HIPERLAN2 (ou IEEE 802. 11), qui propose des liaisons hertziennes à 5GHz hauts débits. L'ensemble des résultats de mesure et de simulation obtenus à la fréquence de 5GHz démontrent l'intérêt d'une intégration totale de la PLL fractionnaire en technologie BiCMOS afin de réaliser la fonction de synthèse de fréquence.