Parallelisation par partitionnement pour la synthese logique combinatoire sur fpga a base de lut

• Auteur / Autrice : Laurent Lemarchand
• Direction : REINHAROT EULER
• Type : Thèse de doctorat
• Discipline(s) : Informatique
• Date : Soutenance en 1999
• Etablissement(s) : Rennes 1

Résumé

La capacite des circuits reconfigurables fpga augmente constamment, atteignant les 500. 000 portes logiques. Cette technologie est utilisee pour la production rapide de circuits de plus en plus complexes. La conception est realisee a l'aide d'outils de synthese automatiques dont le niveau d'abstraction est de plus en plus eleve. Ces outils generent une representation au niveau registre-transfert (rtl) du circuit, assemblage de registres et de circuits combinatoires representes par des reseaux booleens. La synthese logique a pour but d'optimiser la surface ou les delais d'un circuit avant son placement-routage sur le composant. Le cout en temps de cette operation est tres penalisant lors du prototypage d'un circuit combinatoire complexe car les problemes d'optimisation a resoudre sont souvent np-complets. Pour accelerer la synthese, la solution suivante est proposee. Le reseau booleen representant le circuit est partitionne et chaque sous-reseau est traite independamment : les circuits consideres sont de moindre taille, et la synthese peut etre parallelisee. Ppart regroupe un algorithme de k-partitionnement efficace et un mecanisme de parallelisation de la synthese sur reseau de stations. Nous avons couple l'algorithme avec differents outils de synthese logique, notamment pour realiser les taches specifiques a la synthese automatisee de circuits de grande taile sur fpga a base de lut. Les resultats presentes dans cette these montrent la validite de l'approche diviser pour regner utilisee pour accelerer le processus de prototypage et ameliorer la qualite des circuits produits.