Techniques symboliques pour la reduction des automates d'etats finis et application a la verification formelle modulaire et l'optimisation de circuits sequentiels vlsi complexes

• Auteur / Autrice : FAHIM RAHIM
• Direction : Michel Minoux
• Type : Thèse de doctorat
• Discipline(s) : Sciences et techniques
• Date : Soutenance en 1999
• Etablissement(s) : Paris 6

Résumé

Les circuits vlsi (very large scale integration) sont utilises de maniere tres courante dans les produits electroniques modernes. Depuis la creation du premier circuit integre en 1959, le nombre de transistors utilise pour fabriquer un chip a double pratiquement tous les ans. Comme la complexite et les performances requises des vlsi ont augmente de maniere exponentielle, le processus de design a ete rendu automatique en utilisant des outils de cao (conception assistee par ordinateur). Un outil de cao est un programme que peut utiliser le concepteur d'un circuit integre dans le processus de design d'un vlsi. Cette these cherche a resoudre le probleme de la verification formelle automatique d'une classe de circuits digitaux, ce qui est un element cle de l'automatisation de ce processus. Nous nous interessons plus particulierement aux techniques dites de model-checking qui permettent de demontrer automatiquement si un circuit se comporte de la maniere voulue. Cette these presente plusieurs methodes dites d'abstraction ou reduction pour permettre la verification de modele sur des circuits de grande taille. En outre nous presentons en annexe de cette these comment les techniques mises en uvre pour le model-checking peuvent etre aussi utilisees pour la synthese de circuits sequentiels, notamment pour l'evaluation de la consommation et l'optimisation en vue de reduire la consommation.