Analyse semantique de descriptions vhdl synchrones en vue de la synthese

• Auteur / Autrice : LUDOVIC JACOMME
• Direction : Alain Greiner
• Type : Thèse de doctorat
• Discipline(s) : Sciences et techniques
• Date : Soutenance en 1999
• Etablissement(s) : Paris 6

Résumé

Le langage de description de materiel vhdl a ete initialement defini pour etre utilise dans le cadre de la simulation. Il s'est impose depuis plus de dix ans comme un standard incontournable pour la specification comportementale des circuits numeriques. Il a cependant rapidement ete detourne de sa destination premiere pour etre utilise comme langage d'entree de la synthese au niveau transfert entre registres. La synthese a partir d'une description vhdl est un veritable probleme car ce langage possede une tres forte semantique de simulation. Aussi, afin d'eviter de prendre en compte cette semantique complexe lors de la phase d'analyse de la compilation, tous les outils de synthese imposent l'utilisation de motifs syntaxiques particuliers pour identifier facilement les elements materiels qui sont modelises dans une description vhdl. Outre le fait que ces motifs limitent fortement le style de description et restreignent la puissance de vhdl, ils remettent gravement en cause la portabilite du langage car ils different d'un outil de synthese a l'autre. Dans cette these nous proposons une methode d'analyse diametralement opposee. Elle s'appuie exclusivement sur la semantique de simulation du langage pour identifier avec precision tous les elements materiels necessaire a l'implantation d'une description vhdl. Un prototype logiciel s'appuyant sur cette methode d'analyse semantique a ete implante. Il nous a permis de montrer sur une centaines d'exemples l'efficacite de notre methode autant d'un point de vue qualitatif que quantitatif.