Thèse soutenue

Etude d'architectures de grille et de canal pour les technologies CMOS sub-0. 2μm

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Auteur / Autrice : Jérôme Alieu
Direction : Georges Brémond
Type : Thèse de doctorat
Discipline(s) : Electronique
Date : Soutenance en 1999
Etablissement(s) : Lyon, INSA
Ecole(s) doctorale(s) : École doctorale Électronique, électrotechnique, automatique (Lyon)
Partenaire(s) de recherche : Laboratoire : LPM - Laboratoire de Physique de la Matière (1961-2007) - Université Joseph Fourier (Grenoble1971-2015)

Mots clés

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Mots clés contrôlés

Résumé

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Ce travail de thèse présente l'étude de l'intégration de modules technologiques avancés, comme les canaux épitaxies Si ou SiGe et les grilles SiGe, dans des filières CMOS pré-industrielles des générations de transistors de longueur de grille inférieure à 0. 18 μm. Nous avons ainsi démontré l'intérêt d'utiliser des canaux épitaxies Si pour accroître la mobilité des porteurs et améliorer le contrôle des effets parasites liés aux petites dimensions (canaux courts et étroits). Nous avons également introduit des couches SiGe contraintes pour augmenter encore la mobilité des trous. Cette architecture à puits unique SiGe détériore cependant le fonctionnement des transistors courts (relaxation de la couche et création d'une mauvaise interface SiGe / oxyde). Il est montré que l'utilisation de multipuits permet d'améliorer le comportement des transistors PMOS et NMOS. Ces architectures épitaxiées aboutissent cependant à des tensions de seuil trop faibles, et poussent à utiliser des grilles SiGe ou Ge afin de l'ajuster sans affecter la mobilité des porteurs. Enfin, deux architectures nouvelles, utilisant l'alliage SiGe, ont été présentées. Le gain en performances et l'étude de faisabilité permettent d'envisager l'intégration de ces modules technologiques avancés dans les futures générations de transistors.