Recherche Avancée

Thèse soutenue

Vérification formelle des résultats de la synthèse de haut niveau

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Auteur / Autrice : Julia Dusina
Direction : Dominique Borrione
Type : Thèse de doctorat
Discipline(s) : Informatique
Date : Soutenance en 1999
Etablissement(s) : Université Joseph Fourier (Grenoble ; 1971-2015)

Résumé

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Pour satisfaire la demande du marche actuel, plusieurs outils commerciaux de verification formelle sont apparus ces dernieres annees. Le niveau le plus abstrait de description accepte dans la plupart de ces outils est le niveau appele transfert de registres, c'est-a-dire une description avec des cycles d'horloge explicitement definis. Pour rester competitifs, neanmoins, les concepteurs sont obliges d'elever le niveau d'abstraction et commencent a utiliser des outils de synthese de haut niveau. Cette these a pour objet la verification formelle des resultats de synthese de haut niveau par rapport a la specification initiale decrite en vhdl. Nous proposons une methodologie de verification qui epouse le flot de conception et consiste en la verification de deux etapes principales : l'ordonnancement et l'allocation. La verification de chaque etape est fondee sur un modele de machine abstraite que nous avons defini : contrairement au modele de machine d'etats finis classique, il reduit considerablement l'espace d'etats d'ou les registres de la partie operative sont exclus. En outre, la machine abstraite est similaire aux descriptions vhdl utilisees lors de la synthese et offre, par consequent, un niveau d'abstraction plus eleve de representation des circuits. La preuve d'equivalence entre la machine abstraite et la machine d'etats finis classique justifie la premiere et constitue une des contributions theoriques de la these. Un prototype d'outil base sur la simulation symbolique a ete developpe et execute sur des benchmarks de la synthese comportementale. La these s'acheve sur les problemes ouverts et les axes de recherche a explorer.