Thèse soutenue

Test et test intégré de pannes temporelles

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Auteur / Autrice : Véronique Moreda
Direction : Christian Landrault
Type : Thèse de doctorat
Discipline(s) : Génie informatique, automatique et traitement de signal
Date : Soutenance en 1998
Etablissement(s) : Montpellier 2

Mots clés

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Mots clés contrôlés

Résumé

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Avec l'evolution de la complexite et des performances des circuits integres complexes, le test de ces circuits devient de plus en plus difficile. Une des solutions actuellement envisagee pour pallier ce probleme consiste a integrer sur le circuit une structure de test, c'est-a-dire, un generateur de vecteurs de test et un analyseur de signature. Dans le cadre de cette these, nous nous sommes plus particulierement interesses aux structures de generation de vecteurs de test integrees. Un certain nombre de structures ont ete developpees specifiquement pour generer les vecteurs de test de maniere interne. Toutefois, peu d'entre elles ont ete realisees en considerant les specificites des pannes temporelles, leur efficacite ayant en effet ete analysee surtout par rapport au modele de pannes de collage. Le but de cette these est de concevoir une structure de generation integree permettant de tester les pannes temporelles. Apres avoir presente toutes les notions fondamentales sur les pannes temporelles, nous avons ensuite aborde le probleme de generation integree de vecteurs dans le cadre du test de pannes temporelles. Compte tenu de la difficulte a produire des paires de vecteurs de test efficaces, nous avons propose une nouvelle architecture de generation de vecteurs dediee a la detection de pannes temporelles dans les circuits combinatoires. Nous avons ensuite adapte cette solution au test de circuits sequentiels dans un environnement scan. L'analyse des resultats a montre l'interet des structures proposees par rapport aux autres methodes, aussi bien en termes de surface d'implantation que de temps de test.