Simulation de pannes temporelles dans les circuits séquentiels

Delay fault simulation in sequential networks

• Auteur / Autrice : Philippe Cavallera
• Direction : PHILIPPE PRAVOSSOUDOVITCH
• Type : Thèse de doctorat
• Discipline(s) : Automatique, traitement du signal et génie informatique
• Date : Soutenance en 1997
• Etablissement(s) : Montpellier 2

Mots clés

Mots clés contrôlés

PERT, Méthode

Analyse des Temps entre défaillances

Modèles mathématiques

Pannes

Méthodes de simulation

Défauts

Fiabilité

Circuits intégrés

Résumé

Les pannes temporelles, ou pannes de delai, modelisent des defauts physiques ou de conception qui perturbent le fonctionnement normal des circuits uniquement a frequence elevee. Cette these propose de realiser la simulation de pannes temporelles dans les circuits sequentiels. Les phenomenes produits par une panne temporelle sont differents suivant que l'on considere la partie combinatoire comme etant le siege d'une erreur, ou une erreur ayant transite par un element de memorisation. Pour les circuits sequentiels qui ne possedent pas d'architecture specifique qui permette de se ramener a l'etude d'un circuit combinatoire (architecture scan), il est necessaire de propager pendant plusieurs cycles d'horloges les effets d'une panne apres son activation avant qu'elle n'apparaisse en sortie. La methode mise en place pour simuler les pannes de delai internes a un bloc combinatoire fait appel a une technique implicite basee sur le principe du trace de chemin critique. Cette approche permet de determiner rapidement et simplement l'ensemble des pannes detectees par une paire de vecteurs de test donnee. Pour propager les erreurs logiques qui resultent de l'activation des pannes dans un bloc combinatoire, nous avons developpe une technique basee sur le principe de la simulation deductive. Cette approche permet de propager simplement, non seulement le site, mais aussi les informations temporelles relatives a la detection des pannes de delai