Thèse soutenue

Multiprocesseur à mémoire multiport série : architecture de la mémoire et modèle de consistance

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Auteur / Autrice : Dominique Carrière
Direction : Daniel Litaize
Type : Thèse de doctorat
Discipline(s) : Informatique
Date : Soutenance en 1996
Etablissement(s) : Toulouse 3

Mots clés

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Mots clés contrôlés

Résumé

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Le projet de recherche m3s (multiprocesseurs a memoire multiport serie) a consiste a etudier une famille de multiprocesseurs faisant usage de memoires multiport coherentes reliees aux processeurs de traitements via un reseau de type totalement connecte et constitue de liaisons serie fonctionnant a tres haut debit. Nous presentons dans cette these la conception du module memoire et l'implementation du protocole de coherence de cache a repertoire centralise et sa validation. L'etude des interactions entre le lien prive de transport de donnees de chaque processeur avec la memoire d'une part, et le lien commun de mise en coherence issu de cette meme memoire d'autre part, a fait apparaitre des ambiguites dans l'interpretation du protocole initialement utilise. Afin de garantir la simplicite de programmation de ce multiprocesseur a memoire partagee, le protocole a du etre adapte pour maintenir le modele d'execution conventionnel: la coherence sequentielle. Cette modification a ete faite par l'application des principes de l'ordre fort entre les acces memoire effectues au cours de l'execution. Le protocole de m3s, a la difference des protocoles de coherence realises jusqu'ici, n'utilise pas d'accuses de reception des invalidations. De ce fait, l'accomplissement des acces, qui est necessaire pour garantir l'ordre fort, a du etre redefini en exploitant les caracteristiques temporelles propres au multiprocesseur. Cette redefinition a permis d'etendre le modele de memoire jusqu'a la consistance faible, consideree conventionnellement comme plus performante. Pour realiser une preuve formelle, nous avons derive du protocole precedent un protocole simplifie pour un seul module memoire sans lien de coherence ni exploitation des caracteristiques temporelles. Apres avoir mis en evidence, a l'aide d'un contre-exemple prouve par simulation, les differences fondamentales entre ce protocole et ceux decrits dans la litterature, nous avons etabli formellement la consistance sequentielle par raffinement de systemes de transitions