Conception et realisation d'un microprocesseur vliw : architecture interne

Design and realisation of a vliw microprocessor: internal architecture

• Auteur / Autrice : Franck Wajsbürt
• Direction : Alain Greiner
• Type : Thèse de doctorat
• Discipline(s) : Sciences appliquées
• Date : Soutenance en 1995
• Etablissement(s) : Paris 6

Résumé

Cette these presente l'architecture interne d'un processeur vliw a usage general nomme stacs. L'etude de ce processeur integrant 875 000 transistors a ete menee jusqu'au dessin des masques. Ce type de processeur allie a un compilateur intelligent vise a exploiter le parallelisme a grain fin des programmes en permettant l'execution de plusieurs instructions elementaires par cycle d'horloge. Ainsi, a chaque cycle, stacs peut executer 6 instructions elementaires et faire 2 acces a la memoire de donnees. Stacs est commande par un mot-instruction de 128 bits. La principale originalite de stacs concerne le controle de ces deux acces-memoire parallele. Ce double acces est une source de conflit qu'il faut reduire. La strategie de stacs consiste a anticiper les acces-memoire de quelques cycles en rendant leur latence reglable. La latence d'un acces est defini comme le delai entre la requete et l'obtention de la donnee. Elle peut varier entre 3 et 18 cycles. Cette anticipation permet au processeur de reordonner les requetes suivant leur priorite afin qu'en cas de conflit la requete la moins prioritaire soit mise en attente. Chaque partie du processeur controleur-memoire, sequencement et partie operative fait l'objet d'un chapitre qui pose les problemes, explique en detail le principe de fonctionnement, degage les contraintes de realisation et donne les resultats de l'implementation. Les performances du processeur en matiere de parallelisation sont evaluees en s'appuyant sur un petit jeu de programmes en c assembles a la main. Les specifications du processeur et de l'assembleur sont fournies en annexe