Thèse soutenue

Modélisation de pannes et algorithmes de test pour mémoires RAMs multiport

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Auteur / Autrice : Vladimir Castro Alves
Direction : Michael Nicolaïdis
Type : Thèse de doctorat
Discipline(s) : Microelectron.
Date : Soutenance en 1992
Etablissement(s) : Grenoble INPG

Résumé

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Depuis une dizaine d'annees, les concepteurs de circuits integres et de systemes sont a l'origine d'une tres grande diversification des types de memoire ram disponibles en tant que composants standards ou elements de bibliotheque de cellules. Ce sont des composants tels que les lifos, les fifos, les memoires adressables par le contenu (cams), les video-rams et les rams multi-port, pour ne citer que les plus importantes. Si ces nouveautes ont apporte une plus grande flexibilite au niveau de la conception architecturale des systemes, elles sont egalement a l'origine de nouveaux problemes dans le domaine du test de circuits integres. Le chapitre i est donc consacre a une presentation generale des memoires rams cmos simple-port et multi-port. Nous presentons egalement un nouveau modele fonctionnel pour memoires multi-port qui permet de prendre en compte uniquement les parties que l'on doit tester. Le chapitre ii presente l'etat de l'art du test de rams. Les principaux modeles de pannes sont decrits, ainsi que les algorithmes de test les plus utilises dans l'industrie. Le chapitre iii est consacre tout d'abord a la presentation de nouveaux modeles de pannes qui representent mieux tous les defauts pouvant affecter une memoire multi-port. Trois algorithmes de test, assurant la detection de ces pannes sont presents et leurs couvertures de pannes respectives sont analysees en detail. Finalement, nous reduisons la complexite de ces algorithmes en utilisant une approche topologique avec laquelle on obtient une complexite en o(n). Le chapitre iv presente l'etat de l'art en ce qui concerne les techniques d'auto-test integre (bist) pour ram. Dans le chapitre v nous presentons l'implementation d'un prototype de generateur de circuit bist pour memoires double-port. Le chapitre vi clos ce memoire par: 1) l'etude de modeles de pannes et algorithmes de test pour memoires orientees mot avec un multiplexage colonne inferieur a 4:1, 2) le test simultane de memoires enterrees, 3) et les techniques de partitionnement pour le test de memoires a 3 ports ou plus