Contribution à l’étude du phénomène de LATCH-UP dans les technologies CMOS

= Contribution to the study of latchup phenomenon in CMOS technologies

• Auteur / Autrice : Charles Leroux
• Direction : Jean-Pierre Chante
• Type : Thèse de doctorat
• Discipline(s) : Dispositif de l'électronique intégrée
• Date : Soutenance en 1988
• Etablissement(s) : Lyon, INSA
• Partenaire(s) de recherche : Laboratoire : LCPA - Laboratoire de composants de puissance et applications (Lyon, INSA1987-1991) - Laboratoire d'électronique et de technologie de l'information (Grenoble ; 1967-....)

Mots clés

Mots clés contrôlés

Transistors bipolaires

Épitaxie

MOS complémentaires

Résumé

Ce travail traite de l'analyse du phénomène de latch-up dans les technologies CMOS. Ce phénomène est dû à la présence d'une structure PNPN parasite entre l'alimentation du s circuit et la masse, et cette structure est susceptible de passer de son état forte impédance habituel à un état faible impédance (quelques ohms). Cette étude s'est concrétisée par la mise au point d'une méthodologie de test qui permet d'identifier le phénomène. Un modèle analytique a été développé. Il prend en compte l'aspect tridimensionnel des résistances de cette structure, la forte injection et ses conséquences. ·Enfin, un nouvel élément a été introduit, il permet d'expliquer le maintien du phénomène. Ce modèle sans paramètre d'ajustement donne de bons résultats par rapport à l'expérience. Une stratégie d'optimisation des technologies, vis à vis du latch-up a été également définie. Elle s'est traduite par la réalisation d'un lot pour lequel des structures à faible distance d'isolation entre sources de transistors de type opposé (quatre microns), ont une tension de maintien supérieure à la tension d'alimentation (cinq volts).