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Thèse soutenue

Performances et methodologie d'implantation de circuits integres bipolaires ecl

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Auteur / Autrice : MOHAMMED MOHSSINE
Direction : Gérard Noguez
Type : Thèse de doctorat
Discipline(s) : Sciences appliquées
Date : Soutenance en 1987
Etablissement(s) : Paris 6

Résumé

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Actuellement, il est important de disposer des moyens de comparaison des differentes technologies (bipolaires si et ga as, mos si et mesfet ga as) selon les criteres vlsi (vitesse, puissance, densite d'integration, rendement de fabrication, cout des processus, outils de cao disponible, etc. . . ); nous donnons une modelisation simplifiee des performances dynamiques des portes ecl cml et nous montrons comment les portes complexes peuvent etre ramenees aux portes simples pour l'evaluation des performances. Nous presentons les regles de dessin simplifiees, definies a partir des technologies hbip 3a et hbip 3b de thomson sdc et nous en deduisons une methodologie d'implantation symbolique sur grille pour les circuits non satures ecl cml, une bibliotheque de fonctions a pu etre etablie. Cette strategie permet un dessin rapide des masques, d'une part, et d'autre part, une evaluation de la surface du circuit integre permettant ainsi de comparer l'implantation de fonction suivant differentes versions ecl cml; ceci nous a permis de comparer les differentes versions d'un vehicule de test: les surfaces et les frequences maximales de fonctionnement pour differentes puissances dissipees. Cette comparaison montre l'interet des familles permettant le "series gating" par rapport aux familles ne permettant que le et cable (stl) et nous permet de comprendre l'interet pour les logiques "multilevel differential ecl" qui offre une grande puissance logique par porte complexe. Nous proposons ensuite une solution alternative a l'utilisation de l'empilement d'etages differentiels et nous comparons les performances des versions binaires des additionneurs 3 entrees-2 sorties et 7 entrees- 3 sorties avec des versions multivaluees en courant, l'additionneur 7-3 permet de diminuer le nombre de couches logiques necessaires pour la realisation des arbres de wallace des multiplicateurs combinatoires