Développement de procédés de gravure des espaceurs Si3N4 pour les technologies sub-10nm

Silicon nitride spacer etching process development for sub-10nm Front End Of Line CMOS applications

• Auteur / Autrice : Vincent Ah-Leung
• Direction : Nicolas Possémé
• Type : Thèse de doctorat
• Discipline(s) : Nanoélectronique et nanotechnologie
• Date : Soutenance le 02/03/2020
• Etablissement(s) : Université Grenoble Alpes
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'électronique et de technologie de l'information (Grenoble ; 1967-....)
• Jury : Président / Présidente : Christophe Vallée
• Jury : Examinateurs / Examinatrices : Christophe Cardinaud, Rémi Dussart, Jean Francois De Marneffe
• Jury : Rapporteurs / Rapporteuses : Christophe Cardinaud, Rémi Dussart

Mots clés

Mots clés contrôlés

MOS complémentaires

Nanosilicium

Transistors en couches minces

Gravure par plasma

Mots clés libres

Gravure espaceur

Architechtures CMOS 3D

Gravure plasma

Nano-Fils empilés

FinFET

Spacer etching

GAA Stacked nanowires

Plasma etching

FinFET

Résumé

La taille des composants microélectroniques ne cesse de diminuer afin de satisfaire les nouveaux besoins en termes de puissances de calcul et d’intégration aux appareils mobiles. Dans cette course à la miniaturisation, l’architecture conventionnelle dite « planar » ou 2D des composants CMOS tend à atteindre ses limites concernant la fiabilité de contrôle électrostatique du canal de conduction et cela à partir du nœud technologique 22nm. Afin de contrer cette problématique, les architectures dites « FinFET » et nano-fils empilés (3D) ont fait leur apparition. Ces nouvelles architectures plus complexes, imposent de nouvelles contraintes lors des différentes étapes de fabrication. L’une des étapes les plus critiques concerne la gravure du premier espaceur en nitrure de silicium. En effet, avec une architecture 3D la surgravure à appliquer est alors beaucoup plus conséquente (>300%) et impose des sélectivités Si3N4 / Si importantes ainsi qu’un faible endommagement du silicium exposé. Ce travail de thèse se concentre dans un premier temps sur l’étude des procédés conventionnels de la gravure des espaceurs. Ayant déterminé leurs limites pour les applications 3D, l’étude s’est alors portée sur le développement d’un procédé de gravure innovant basé sur une succession d’étapes de dépôt, gravure entrant en rupture avec les procédés continus conventionnels. Grâce à la formation d’une couche d’oxyde préférentielle sur silicium, une passivation est alors initiée tandis que le nitrure de silicium reste favorablement exposé à l’étape suivante de gravure. Des sélectivités de Si3N4 / Si de 53 ont pu être obtenues et les essais sur plaques avec motifs ont démontré la validité de cette méthode. Une technique alternative basée sur une implantation d’ions argon suivit d’un retrait isotrope est aussi abordée et représente une perspective intéressante.

Integrated circuits never stop shrinking to satisfy the increasing demand in computing power and mobile device integration. In this race, the conventional « planar » or 2D architecture of CMOS components tends to reach its limits in terms of electrostatic conduction channel control reliability since the 22nm technology node was reached. To solve this issue, « FinFET » and stacked nanowires (3D) architectures came into existence. These complicated new architectures necessitate overcoming new constraints during the component manufacturing. One of the most challenging steps concerns the nitride spacer etching. With a 3D architecture, the over-etch to apply is indeed, much more significant (>300%) and requires that high Si3N4 / Si selectivity is achieved while damages on silicon are avoided at the same time. Firstly, this thesis work focuses on the conventional spacer etching process and its limitations for 3D applications. Then the study focuses on the development of an innovative etching process based on alternative steps of deposition and etching. It is seen that an oxide formation preferentially on silicon combined with a nitride etching step allows us to reach a selectivity as high as 53. The developed process has been tested on patterned wafers and has demonstrated the concept validity. At the end of this study, an alternative technique based on argon implantation followed by wet etching is discussed and opens an interesting perspective.