Accès sécurisé aux ressources de test IEEE 1687 et aux crypto-processeurs légers dans le contexte des IoT.

Secured access to IEEE 1687 test resources and lightweight crypto-processorsin the IoT context

• Auteur / Autrice : Vincent Reynaud
• Direction : Régis Leveugle, Paolo Maistri
• Type : Thèse de doctorat
• Discipline(s) : Nanoélectronique et nanotechnologie
• Date : Soutenance le 09/03/2021
• Etablissement(s) : Université Grenoble Alpes
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Laboratoire : Techniques de l’informatique et de la microélectronique pour l’architecture des systèmes intégrés (Grenoble ; 1994-....)
• Jury : Président / Présidente : Giorgio Di Natale
• Jury : Examinateurs / Examinatrices : Lionel Torres
• Jury : Rapporteurs / Rapporteuses : Jean-Max Dutertre, Alberto Bosio

Mots clés

Mots clés contrôlés

Simulation, Méthodes de

Réseaux de capteurs (technologie)

Chiffrement (informatique)

Circuits intégrés -- Simulation par ordinateur

Mots clés libres

Test sécurisé

Réseau de test reconfigurable

Ieee1687

Authentification

Chiffrement des données de test

Secure test

Reconfigurable test network

Ieee1687

Authentication

Test data encryption

Résumé

Pour faciliter ou automatiser le test de circuit intégrés de plus en plus complexes, des infrastructures et des instruments de test sont intégrés aux circuits. Cependant, ces infrastructures peuvent aussi être utilisées par des attaquants pour récupérer des informations protégées ou pour induire des comportements non désirés. L'objet de cette thèse est de développer une solution permettant uniquement aux utilisateurs autorisés d'accéder à des blocs critiques du circuit. La solution proposée s'appuie notamment sur la génération procédurale de clés de configuration par segments (nommée SSAK) et un protocole défi-réponse. L'utilisation de clés par segments permet un gain en temps d'authentification par rapport aux méthodes de l'état de l'art, tandis que leur génération procédurale permet de diminuer l'espace de stockage sécurisé dédié aux clés ce qui favorise leur personnalisation et leur mise à jour. En fusionnant avec une solution de chiffrement de l'état de l'art, la confidentialité des vecteurs de test peut être obtenue sans surcoût. Une approche complémentaire s’appuyant sur l’infrastructure d’authentification permet de garantir la confidentialité dans le circuit en dehors du bloc critique testé et ainsi défier des attaques menées à l'aide d'espions internes au circuit. Toutes ces approches nécessitent un contrôle dynamique du test difficilement réalisable avec un flot de test industriel classique. L'utilisation de l'outil MAST, développé au laboratoire, permet de résoudre cette difficulté et d'assurer un test sécurisé fluide et transparent compatible avec les chaînes de production. La faisabilité et le bon fonctionnement des différentes propositions ont été prouvés par un ensemble de démonstrateurs sur support physique (FPGA) ou sur support virtuel (simulations). Ces démonstrateurs ont également permis de comparer les caractéristiques obtenues en termes de surface, temps de test et sécurité avec les résultats de l'état de l'art.