Contribution à la parallélisation automatique : un modèle de processeur à beaucoup de coeurs parallélisant.

Contribution to the automatic parallelization : the model of the manycore parallelizing processor

• Auteur / Autrice : Katarzyna Porada
• Direction : Bernard Goossens, Gilles Sassatelli
• Type : Thèse de doctorat
• Discipline(s) : Informatique
• Date : Soutenance le 14/11/2017
• Etablissement(s) : Perpignan
• Ecole(s) doctorale(s) : École doctorale Énergie environnement (Perpignan)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'informatique, de robotique et de micro-électronique (Montpellier ; 1992-....)
• Partenaire(s) de recherche : Equipe de recherche : Équipe de recherche Digits, architectures et logiciels informatiques (Perpignan)
• Jury : Président / Présidente : Philippe Langlois
• Jury : Examinateurs / Examinatrices : Philippe Langlois, Frédéric Pétrot, Arnaud Tisserand, Éric Jenn
• Jury : Rapporteurs / Rapporteuses : Frédéric Pétrot, Arnaud Tisserand

Mots clés

Mots clés contrôlés

VHDL (langage de description de matériel informatique)

Parallélisme (informatique)

Microprocesseurs multi-coeurs

Mots clés libres

Processeur à beaucoup de cœurs

Déterminisme

Parallélisation automatique

Description VHDL RTL

FPGA

Many-core processor

Determinism

Automatic parallelisation

VHDL RTL

FPGA

Résumé

Depuis les premiers ordinateurs on est en quête de machines plus rapides, plus puissantes, plus performantes. Après avoir épuisé le filon de l’augmentation de la fréquence, les constructeurs se sont tournés vers les multi-cœurs. Le modèle de calcul actuel repose sur les threads de l'OS qu’on exploite à travers différents langages à constructions parallèles. Cependant, la programmation multithread reste un art délicat car le calcul parallèle découpé en threads souffre d’un grand défaut : il est non déterministe.Pourtant, on peut faire du calcul parallèle déterministe, à condition de remplacer le modèle des threads par un modèle s’appuyant sur l’ordre partiel des dépendances. Dans cette thèse, nous proposons un modèle alternatif d’architecture qui exploite le parallélisme d’instructions (ILP) présent dans les programmes. Nous proposons de nombreuses techniques pour s’affranchir de la plupart des dépendances architecturales et obtenir ainsi un ILP qui croît avec la taille de l’exécution. L’ILP qu’on atteint de cette façon est suffisant pour permettre d’alimenter plusieurs milliers de cœurs. Les dépendances architecturales sérialisantes ayant été supprimées, l’ILP peut être bien mieux exploité que dans les architectures actuelles. Un code VHDL au niveau RTL de l’architecture a été développé pour en mesurer les avantages. Les résultats de synthèse d’un processeur allant de 2 à 64 cœurs montrent que la vitesse du matériel que nous proposons reste constante et que sa surface varie linéairement avec le nombre de cœurs. Cela prouve que le modèle d’interconnexion proposé est extensible.

The pursuit for faster and more powerful machines started from the first computers. After exhausting the increase of the frequency, the manufacturers have turned to another solution and started to introduce multiples cores on a chip. The computational model is today based on the OS threads exploited through different languages offering parallel constructions. However, parallel programming remains an art because the thread management by the operating system is not deterministic.Nonetheless, it is possible to compute in a parallel deterministic way if we replace the thread model by a model built on the partial order of dependencies. In this thesis, we present an alternative architectural model exploiting the Instruction Level Parallelism (ILP) naturally present in applications. We propose many techniques to remove most of the architectural dependencies which leads to an ILP increasing with the execution length. The ILP which is reached this way is enough to allow feeding thousands of cores. Eliminating the architecutral dependencies serializing the run allows to exploit the ILP better than in actual microarchitectures. A VHDL code at the RTL level has been implemented to mesure the benefits of our design. The results of the synthesis of a processeur ranging from 2 to 64 cores are reported. They show that the speed of the proposed material keeps constant and the surface grows linearly with the number of cores : our interconnect solution is scalable.