Thèse soutenue

Architecture 3D 1T1R innovante à base de RRAMs pour le calcul hyperdimensionnel

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Auteur / Autrice : Théophile Dubreuil
Direction : Sylvain Barraud
Type : Thèse de doctorat
Discipline(s) : Nanoélectronique et nanotechnologie
Date : Soutenance le 21/12/2023
Etablissement(s) : Université Grenoble Alpes
Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal
Partenaire(s) de recherche : Laboratoire : Laboratoire d'électronique et de technologie de l'information (Grenoble ; 1967-....)
Jury : Président / Présidente : Damien Deleruyelle
Examinateurs / Examinatrices : Damien Querlioz, Quentin Rhafay
Rapporteurs / Rapporteuses : Jean-Michel Portal, Pierre-Emmanuel Gaillardon

Résumé

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Dans les prochaines années, en raison des besoins toujours plus grands des applications d'apprentissage machine dans le domaine de l'intelligence artificielle, une augmentation soutenue de la capacité de calcul est nécessaire pour faire face à un véritable "déluge de données". Pour relever ce défi, les architectures de calcul immergé en mémoire (IMC) à haute performance nécessitent le développement de nouvelles technologies adaptées à la fois au calcul local et au stockage. Dans ce contexte, ce travail de thèse présente de nouvelles matrices mémoire 3D 1T1R qui sont dérivées des transistors à nanofeuillés empilés. Cette nouvelle technologie est associée au calcul hyperdimensionnel (HDC), un paradigme inspiré du cerveau qui est à la fois résistant à l’erreur et facilement parallélisable. Tout d’abord, nous montrons que l’IMC peut largement bénéficier des architectures 3D basées sur les mémoires non volatiles (NVM) pour augmenter la densité et les performances de calcul. Toutefois, les difficultés de fabrication et les résistances et capacités parasites inhérentes aux structures 3D limitent parfois considérablement les performances de ces architectures pour l’IMC. Grâce à la technologie 3D 1T1R proposée dans ce travail, qui combine des nanofeuillés empilés comportant des grilles indépendantes avec une RRAM insérée dans le drain des transistors, nous montrons qu’il est possible de s’affranchir, en partie, de ces problèmes. Nous présentons, fabriquons et caractérisons électriquement plusieurs modules technologiques essentiels à la fabrication de structures 1T1R 3D. Nous démontrons également la fonctionnalité de cellules mémoires 1T1R pour lesquelles le point RRAM est intégré dans le drain de différents types de sélecteurs avec une électrode inférieure faite de Si dopé. Enfin, nous proposons d’implémenter l’algorithme HDC en mémoire pour tirer profit de notre structure 3D 1T1R. Différentes implémentations sont explorées et leurs performances sont évaluées à l’aide de simulations SPICE. Nous montrons également à l'aide de simulations logicielles que la classification de langages et la reconnaissance de gestes, basées sur le calcul hyperdimensionnel, peuvent être implémentées à l’aide de notre structure 3D 1T1R de façon réaliste.