La taille des composants microélectroniques ne cesse de diminuer afin de satisfaire les nouveaux besoins en termes de puissances de calcul et d’intégration aux appareils mobiles. Dans cette course à la miniaturisation, l’architecture conventionnelle dite « planar » ou 2D des composants CMOS tend à atteindre ses limites concernant la fiabilité de contrôle électrostatique du canal de conduction et cela à partir du nœud technologique 22nm. Afin de contrer cette problématique, les architectures dites « FinFET » et nano-fils empilés (3D) ont fait leur apparition. Ces nouvelles architectures plus complexes, imposent de nouvelles contraintes lors des différentes étapes de fabrication. L’une des étapes les plus critiques concerne la gravure du premier espaceur en nitrure de silicium. En effet, avec une architecture 3D la surgravure à appliquer est alors beaucoup plus conséquente (>300%) et impose des sélectivités Si3N4 / Si importantes ainsi qu’un faible endommagement du silicium exposé. Ce travail de thèse se concentre dans un premier temps sur l’étude des procédés conventionnels de la gravure des espaceurs. Ayant déterminé leurs limites pour les applications 3D, l’étude s’est alors portée sur le développement d’un procédé de gravure innovant basé sur une succession d’étapes de dépôt, gravure entrant en rupture avec les procédés continus conventionnels. Grâce à la formation d’une couche d’oxyde préférentielle sur silicium, une passivation est alors initiée tandis que le nitrure de silicium reste favorablement exposé à l’étape suivante de gravure. Des sélectivités de Si3N4 / Si de 53 ont pu être obtenues et les essais sur plaques avec motifs ont démontré la validité de cette méthode. Une technique alternative basée sur une implantation d’ions argon suivit d’un retrait isotrope est aussi abordée et représente une perspective intéressante.