Noise-against-Noise Decoders : Low Precision Iterative Decoders

par Franklin Rafael Cochachin Henostroza

Thèse de doctorat en Télécommunications

Sous la direction de Emmanuel Boutillon, David Declercq et de Lounis Kessal.

Soutenue le 02-05-2019

à Lorient , dans le cadre de École doctorale Mathématiques et sciences et technologies de l'information et de la communication (Rennes) , en partenariat avec Laboratoire en sciences et techniques de l'information, de la communication et de la connaissance (laboratoire) et de Laboratoire des sciences et techniques de l'information- de la communication et de la connaissance / Lab-STICC (laboratoire) .

Le président du jury était Christophe Jego.

Le jury était composé de Elsa Dupraz, Valentin Savin.

Les rapporteurs étaient Charly Poulliat, Norbert Wehn.

  • Titre traduit

    Décodeur bruit contre bruit : Décodeurs itératifs de faible précision


  • Résumé

    Dans cette thèse, deux décodeurs améliorés sont définis en utilisant un canal d’entrée quantifié avec seulement 3 ou 4 bits de précision pour les codes low-density parity-check (LDPC). Un algorithme de post-traitement pour les décodeurs itératifs de faible précision est également proposé. L'un des décodeurs proposés, appelé décodeur Noise-Against-Noise Min-Sum (NAN- MS), intègre une certaine quantité de perturbations aléatoires dues à une injection délibérée de bruit. L'autre des décodeurs proposés, appelé décodeur Sign-Preserving Min-Sum (SP-MS), conserve toujours le signe des messages et utilise toutes les combinaisons possibles pouvant être générées pour une précision donnée. De plus, le décodeur SP-MS peut réduire la précision de ses messages d'un bit tout en maintenant les mêmes performances de correction d'erreur. Le décodeur NAN-MS et le décodeur SP-MS présentent un gain de SNR pouvant atteindre 0,43 dB dans la région du waterfall de la courbe de performances. D'autre part, l'algorithme de post- processing proposé est très efficace et facilement adaptable aux décodeurs de faible précision. Pour le code IEEE ETHERNET, l'algorithme de post-processing implémenté dans un décodeur SP- MS de très faible précision permet de réduire le niveau d'erreur au-dessous d'un FER de 10-10. Sur un ASIC en technologie 28nm, une architecture entièrement parallèle du décodeur peut être mis en place sur une surface de 1.76 mm2, avec un débit de décodage de 319.34 Gbit/s et une efficacité matérielle de 181.44 Gbit/s/mm2.


  • Résumé

    In this thesis, two improved decoders are defined using quantized input channel with only 3 or 4 bits of precision for low-density parity-check (LDPC) codes. Also, a post-processing algorithm for low precision iterative decoders is proposed. One of the proposed decoders, named Noise- Against-Noise Min-Sum (NAN-MS) decoder, incorporates a certain amount of random perturbation due to deliberate noise injection. The other of the proposed decoders, named Sign- Preserving Min-Sum (SP-MS) decoder, always preserve the sign of the messages and it uses all the possible combinations that can be generated for a given precision. Also, the SP-MS decoder can reduce the precision of its messages by one bit maintaining the same error correcting performance. The NAN-MS decoder and the SP-MS decoder present a SNR gain up to 0.43 dB the waterfall region of the performance curve. On the other hand, the proposed post-processing algorithm is very efficient and easily adaptable in low precision decoders. For the IEEE ETHERNET code, the post-processing algorithm implemented in a very low precision SP-MS decoder helps to lower the error floor below a FER of 10-10. On an ASIC of 28 nm of technology, the implementation results of a fully parallel architecture produces an area consumed by the decoder of 1.76 mm2, a decoding throughput of 319.34 Gbit/s, and a hardware efficiency of 181.44 Gbit/s/mm2.


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