Etude de la fiabilité des composants soumis à des stress électriques conduits

• Auteur / Autrice : Feiyi Zhu
• Direction : Moncef Kadi
• Type : Thèse de doctorat
• Discipline(s) : Electronique
• Date : Soutenance en 2015
• Etablissement(s) : Rouen
• Ecole(s) doctorale(s) : École doctorale sciences physiques mathématiques et de l'information pour l'ingénieur (Saint-Etienne-du-Rouvray, Seine-Maritime ; ....-2016)
• Partenaire(s) de recherche : Laboratoire : Institut de recherche en systèmes électroniques embarqués (Saint-Étienne-du-Rouvray, Seine-Maritime ; 2001-...)
• Partenaire(s) de recherche : autre partenaire : Ecole supérieure d'ingénieurs en génie électrique (Rouen)
• Jury : Examinateurs / Examinatrices : Luc Chassagne, Philippe Descamps, François Fouquet, Abdelkhalak El Hami, Blaise Ravelo
• Jury : Rapporteurs / Rapporteuses : Marise Bafleur, Stéphane Lefebvre

Mots clés

Mots clés contrôlés

Modélisation électrothermique

Simulation par ordinateur

Régime transitoire (électricité)

Composants électroniques

AMDE, Méthode

Fiabilité

Mots clés libres

Electrical Overstress (EOS)

Fiabilité

Banc de test EOS

Analyse de défaillance

Modélisation

Simulation

Résumé

Pour répondre aux besoins des industriels concepteurs et fabricants des composants et systèmes électroniques, des techniques de test sont nécessaires pour l’amélioration de fiabilité. Actuellement, l’influence de certains phénomènes comme l’OVS (« Over-current et Over-voltage ») et l’EOS («Electrical Overstress ») restent méconnus pour les ingénieurs électroniciens. Jusqu’à présent, ces phénomènes n’ont pas encore été classifiés dans les standards de test de fiabilité des composants électroniques. Ce constat nécessite une mise en place de technique de qualification pour l’évaluation de la fiabilité. De façon corollaire, les moyens d’essais ne sont pas précisément définis et la modélisation des composants face à ces types d’agression est peu répandue alors qu’elle est indispensable dans les études de la fiabilité des composants électroniques. Cette thèse effectuée au sein de l’IRSEEM s’inscrit dans le cadre du projet SESAMES (« Study for Electrical overstress Standardization And Measuring Equipment Set-up »). L’objectif de cette recherche est d’améliorer la connaissance des modèles de composants soumis à des stress électriques conduits dont les caractéristiques les classent dans la famille «Electrical Overstress » (EOS). Pour comprendre le mécanisme de dégradation des composants électroniques durant et après avoir subi des EOS pulsés, un banc de test a été développé. La synoptique et le fonctionnement de cette plate-forme de test EOS a été explicitement décrit. La technique de génération des signaux représentant les EOS à l’aide des programmations Matlab et LabVIEW a été introduite. Pour différentes formes d’ondes EOS, les résultats expérimentaux des tests ont été présentés et commentés. Pour répondre aux besoins actuels des partenaires industriels du projet SESAMES, deux différents composants électroniques ont été expérimentalement testés et étudiés. Il s’agit d’une diode Zener et du circuit intégré CMOS TDA8007. Des hypothèses ont été formulées sur les raisons des dégradations subies par ces composants lors des stress EOS. Des analyses de défaillances, à l’aide des MEB (« Microscopie Électronique à Balayage ») et FIB («Focused Ion Beam en anglais ou Sonde Ionique Focalisée en français », des composants ayant subi des EOS générés par le banc de test qui a été développé ont été proposées. Des résultats permettant de comprendre le mécanisme de dégradation ont été présentés et interprétés. Cette analyse de défaillance permet de localiser et comprendre les sources de défaillance et l’état de fiabilité des composants testés. Pour prédire la fiabilité des composants électroniques durant et après EOS, il est important de se servir d’un modèle électrique susceptible d’être intégré dans des outils de simulation électrique. En s’appuyant sur les résultats expérimentaux obtenus, une méthodologie d’identification d’un modèle de diode durant et après EOS est établie. À base de cette méthodologie un modèle thermoélectrique est décrit par langage VHDL-AMS («VHSIC Hardware Description Language - Analog and Mixed Systems en anglais »). Les résultats de simulation en comparant avec des résultats expérimentaux ont été présentés. Le modèle a été validé expérimentalement et par simulation dans un environnement SPICE («Simulation Program with Integrated Circuit Emphasis en anglais »). Le modèle développé pourra être utilisé dans le futur pour la prédiction des effets EOS.

Accurate method of reliability qualification is required to meet the needs of the electronic embedded components and systems. It was found that the undesirable effects as OVS (Over-current and overvoltage) part of EOS (Electrical Overstress) remains unknown for electronics engineers. So far, these effects are not yet classified in the reliability test standards of electronic components. As a corollary, relevant test method and model need to be developed in order to improve the electronic components reliability against these types of aggression. The main objective of the present PhD thesis which was conducted in IRSEEM and involved in the SESAMES project (Study for Electrical overstress Standardization And Measuring Equipment Set-up) is to improve the knowledge of component models subjected to conducted electrical stress whose characteristics is classified in the “Electrical Overstress” (EOS) family. To understand the mechanism of electronic components degradation during and after pulsed EOS, a test bench was developed. The EOS test platform operation was described including the implementation of the pulsed EOS signals generation approach based on the Matlab and LabVIEW programming. For different EOS waveforms, after description of the experimental test set-up, the EOS test results were presented and discussed. To meet the needs of SESAME project industrial partners, two different electronic components were tested and studied. It acts as a Zener diode and the TDA8007 CMOS integrated circuits. Hypotheses have been formulated on the reasons for the degradation suffered by these components during EOS stress. Based on the failure analyses on the components subjected to EOS generated by the developed test bench under SEM (Scanning Electron Microscopy) and FIB (Focused Ion Beam), results have been presented and interpreted to understand the mechanism of degradation. This failure analysis enables to locate and understand the failure sources and the reliability state of the tested components. To predict the components reliability during and after EOS, it is important to use an electrical model that can be integrated into electrical simulation tools. A methodology enabling the identification of a diode electrical model during and after EOS is established. Based on this methodology, a thermo-electrical model was described in VHDL-AMS (VHSIC Hardware Description Language - Analog and Mixed Systems). Simulation results comparing with experimental results were presented. The model was validated experimentally and by SPICE (Simulation Program with Integrated Circuit Emphasis) simulations. The developed model can be used in the future for the prediction of EOS effects.