Architecture adaptative de mémoire cache exploitant les techniques d'empilement tridimensionnel dans le contexte des multiprocesseurs intégrés sur puce

par Èric Guthmuller

Thèse de doctorat en Informatique

Sous la direction de Alain Greiner.

Soutenue en 2013

à Paris 6 .


  • Résumé

    The parallelization of processors has led to a increased need of external memory bandwidth. As the number of cores grows, it becomes difficult to embed enough memory caches next to processors. The appearance of 3D stacking technologies makes the stacking of memory on top of processors possible. In this thesis, we propose a 3D cache architecture for manycore exploiting 3D stacking technologies to surpass the limitations of existing architectures. This architecture consists of a regular mesh of cache tiles interconnected by 3D networks on chip and form a non uniform distributed cache. This 3D cache is reusable in a lot of contexts in order to reduce the production cost and also adapts itself to the needs of the application running on the processing architecture. At last, this 3D cache is tolerant to permanent faults to reduce the manufacturing cost and lengthen the lifetime of the circuit. We have evaluated the efficiency of adaptive mecanisms implanted in the architecture and showed that these mecanisms improve its efficiency. We have also compared our architecture to the WideIO standard and showed that our architecture performs best both in terms of bandwidth and energy efficiency. At last, we have done its hardware implementation in a 28 nm CMOS process. This hardware implementation has been taken up to the drawing of masks to evaluate the properties of our architecture.


  • Résumé

    La parallélisation des architectures de processeur a entraîné un besoin toujours accru en bande passante vers la mémoire principale. Les processeurs multicoeurs demandent une telle quantité de mémoire cache qu’il devient difficile d’intégrer autant de mémoire aux côtés des processeurs. L’émergence des technologies d’empilement tridimensionnel rend possible l’empilement de mémoire au-dessus des processeurs. Dans cette thèse, nous proposons une architecture de cache 3D pour manycore exploitant les techniques d’empilement tridimensionnel pour dépasser les limitations des architectures existantes. Cette architecture se compose d’un maillage régulier de tuiles de cache interconnectées par des réseaux intégrés sur puce 3D et forme un cache non uniforme distribué. Ce cache 3D est réutilisable dans un grand nombre de contextes, afin d’en diminuer le coût de revient, et s’adapte également aux besoins de l’application s’exécutant sur l’architecture de calcul en modulant la quantité de cache allouée aux segments de mémoire. Enfin ce cache 3D est tolérant aux fautes permanentes. Nous avons évalué l’efficacité des mécanismes adaptatifs implantés dans l’architecture et montré que ces mécanismes permettent à l’architecture d’améliorer sa versatilité. Nous avons également comparé notre architecture au standard Wide IO démontrant de meilleures performances brutes de notre architecture alliées à une meilleure efficacité énergétique. Enfin, nous avons réalisé l’implémentation matérielle du cache 3D dans un procédé de fabrication CMOS 28 nm. Cette implémentation matérielle s’arrête au dessin des masques et nous a permis de valider les propriétés de l'architecture.

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Informations

  • Détails : 1 vol. (148 p.)
  • Annexes : Bibliogr. p. 145-148. 51 réf. bibliogr.

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  • Cote : T Paris 6 2013 96
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