Méthodologie pour la conception de systèmes numériques complexes avec l'objectif fiabilité : modélisation et simulation de la fiabilité au niveau d'abstraction fonctionnel

Handling design issues related to reliability in MPSoC at functional level

• Auteur / Autrice : Tushar Gupta
• Direction : Thomas Zimmer, François Marc
• Type : Thèse de doctorat
• Discipline(s) : Electronique
• Date : Soutenance le 15/12/2011
• Etablissement(s) : Bordeaux 1
• Ecole(s) doctorale(s) : École doctorale des sciences physiques et de l’ingénieur (Talence, Gironde)
• Partenaire(s) de recherche : Laboratoire : Laboratoire de l'intégration du matériau au système (Talence, Gironde)
• Jury : Examinateurs / Examinatrices : Guy Gogniat, Olivier Heron, Vincent Huard, Nicolas Ventroux
• Jury : Rapporteurs / Rapporteuses : Patrick Garda, Lirida Alves de Barros Naviner

Mots clés

Mots clés contrôlés

Fiabilité

Microprocesseurs

Mots clés libres

Fiabilité

Consommation d'énergie

Température

Power-ArchC

Niveau fonctionnel de l'abstraction

Reliability

Power consumption

Temperature

Power-ArchC

Functional level of abstraction

Résumé

Une simple puce ou un système peut contenir plus d'un milliard de transistors, et des milliards de vias connectés au travers de kilomètres d'interconnexions. Cette thèse vise à analyser les erreurs permanentes, tels que, les phénomènes ‘Electromigration’ et ‘Hot Carrier Injection,’ au niveau fonctionnel et d'estimer la précision du simulateur de la fiabilité du processeur. Ce simulateur est utilisé pour fournir le taux cumulé de défaillance pour un processeur simulé au niveau fonctionnel, sous divers ensembles de tension et de fréquence. Les simulations sont supposés représenter des conditions idéales, sans aucune humidité ni variabilité.

A single chip or a system can have more than billion transistors, and billions of vias connected through miles of interconnections. This thesis aims at analyzing hard errors, such as, electromigration, hot carrier injection at functional level and to estimate the accuracy of the reliability aware processor simulator. We use this simulator to provide the cumulative failure rate for a processor simulated at functional level, at various voltage and frequency sets. The simulations are assumed to be under consideration of ideal environment, with no humidity and no variability.