Modeling and simulation techniques for the accurate verification of Integer-N PLLs

• Auteur / Autrice : Bo Wang
• Direction : Edouard Ngoya
• Type : Thèse de doctorat
• Discipline(s) : Électronique des hautes fréquences et optoélectronique
• Date : Soutenance en 2009
• Etablissement(s) : Limoges
• Partenaire(s) de recherche : autre partenaire : Université de Limoges. Faculté des sciences et techniques

Mots clés

Mots clés contrôlés

Modèles mathématiques

Boucles d'asservissement de phase

Mots clés libres

Réponse d’état-établi

Bruit de phase

Bruit déterministe

Performance dynamique

Résumé

Cette thèse traite de la modélisation et simulation pour la vérification précise de PLLs à facteur de division entier. Les principaux problèmes dans la vérification de la PLL tels que la réponse d’état établi, le bruit aléatoire/déterministe, et les performances dynamiques sont concernés, et l’objectif de cette thèse est de fournir de nouveaux algorithmes et modèles permettant de prédire les principales caractéristiques de la PLL avec autant de précision que la simulation au niveau transistor en utilisant beaucoup moins de temps de simulation. D’abord, concernant le calcul de la réponse d’état établi de la PLL, nous avons soigneusement examiner les conditions de charge aux interfaces des blocs et proposé un algorithme itératif rigoureux qui permet d’obtenir une bonne précision et une convergence rapide. Ensuite, pour prévoir le bruit de phase et déterministe de la PLL, des modèles pour les blocs élémentaires sont proposés, basé sur la réponse d’état établi obtenu. Enfin, l’analyse des performances dynamiques est étudiée. Nous proposons une méthodologie de modélisation pour les différents blocs qui peut atteindre une accélération énorme avec une précision comparable avec la simulation au niveau transistor.

This thesis deals with the modeling and simulation of the Integer-N PLL circuits for the purpose of an accurate and quick design verification. The main PLL verification issues such as steady-state response, random/deterministic noise, and dynamic performances are involved, and the objective is to provide new algorithms and models which allow the prediction of the main characteristics of the PLL with the same precision of the transistorlevel simulation using much less simulation time. First, concerning the calculation of the PLL steady-state response, we carefully consider the block interfaces loading conditions and propose a rigorous iterative algorithm which allows achieving a good precision and a quick simulation convergence. Then, to predict the phase noise and deterministic noise of the PLL, block-level models for the PLL building blocks are brought forward, based on the obtained steady state response. Finally the analysis of the PLL dynamic performances is studied. We propose a modeling methodology for various blocks which can achieve an enormous simulation speed-up with a precision comparable with the transistor-level simulation.