Etude de points mémoires non-volatiles haute densité pour les technologies CMOS avancées 45nm et 32nm

High density non volatile bicell memory in 45 nm standard CMOS technology

• Auteur / Autrice : Élodie Ebrard
• Direction : Bruno Allard
• Type : Thèse de doctorat
• Discipline(s) : Génie électrique
• Date : Soutenance en 2009
• Etablissement(s) : Lyon, INSA
• Ecole(s) doctorale(s) : École doctorale Électronique, électrotechnique, automatique (Lyon)
• Partenaire(s) de recherche : Laboratoire : AMPERE - Génie Electrique, Electromagnétisme, Automatique, Microbiologie Environnementale et Applications (Rhône)

Mots clés

Mots clés contrôlés

MOS complémentaires

Résumé

De très nombreuses applications industrielles nécessitent de la mémoire non volatile programmable électriquement une seule fois et noneffaçable (OTP: One Time Programmable). Cette mémoire est indispensable à l'ensemble des circuits sur technologie CMOS avancée pour effectuer les opérations de réparation, d'ajustement de fonctions digitales ou analogiques, de traçabilité et de sécurité. La mémoire OTP doit être compatible avec la technologie CMOS standard pour des raisons de coût. De plus, les conditions de programmation de cette mémoire doivent répondre à des exigences de consommation et de rapidité. Le cahier des charges qui regroupe toutes ces exigences est donc contraignant et l'étude de la littérature montrera aucune solution de points mémoires n'y répond de manière satisfaisante. Le travail de cette thèse se base sur une structure composée d'un condensateur en série avec un transistor de sélection. La solution de la structure du point mémoire finalement retenue est tout d'abord comparée avec l'état de l'art et discutée. Le transistor de sélection y est ainsi notamment remplacé par un montage dit \textit{cascode}. Ce type de mémoire OTP emploie une tension de programmation élevée que les études de fiabilité fournies par la littérature ne couvrent pas. Une analyse de sensibilité de tous les paramètres du point mémoire est donc ensuite menée, afin d'aboutir à son optimisation ver un meilleur compromis densité/performances/fiabilité. Elle s'appuie sur la caractérisation de nombreuses structures de tests réalisées en technologie CMOS 45nm et 32nm et en particulier sur leur étude statistique. L'analyse de la fiabilité du point mémoire permet enfin de dégager une méthode de conception de mémoire. Ce travail de thèse permet donc l'analyse exhaustive d'une cellule mémoire adaptée aux technologies standard CMOS avancées. Il fournit un cahier de recettes vérifié expérimentalement et permettant la conception efficace de mémoires fiables

Many applications need electrically One Time Programmable (OTP) non-volatile memories for circuit trimming or code storage. For cost reasons, OTP non-volatile memory should be compatible with standard CMOS technology. Moreover programming conditions should also fulfill requirements on consumption and velocity. Those three specifications (compatibility, consumption and velocity) are quite demanding and state-of-the-art does not provide suitable solutions. Present work is based upon a structure composed of an access transistor and a capacitor connected in series. Our structure is chosen after state-of-the-art comparison and analysis. In particular, it is shown that the most suitable structure should include a so-called "cascode transistor" instead of a conventional access transistor. As OTP memories require larger programming voltage, they are not studied in usual reliability literature. That is why a thorough parametric analysis is also carried out. It is based upon characterization and statistical study of numerous experimental vehicles realized in 45nm- and 32nm-CMOS technology. At last a reliability study yields a reliable method for bitcell design. The present work presents a thorough analysis of a high density bitcell in CMOS advanced technologies. It provides an experimentally verified methodology that allows reliable bitcell design