Contribution to a modeling approach and an exploration flow targeted to heterogeneous MPSoC architectures based on configurable processors
Contribution à une approche de modélisation et à un flot d'exploration destinés à des architectures MPSoC hétérogènes basées sur des processeurs configurables
Résumé
In the consumer electronics domain, designers are demanded to provide embedded system solutions which should satisfy performance, power consumption, cost and time-to-market requirements. To meet all these requirements, we focus on the Multiprocessor System-onchip (MPSoC) solution with configurable processors and heterogeneous architectures. Compared with general purpose processors and Application-Specific Integrated Circuit (ASIC) realizations, the configurable processors can be used to balance the performance/gate ratio and flexibility. The heterogeneous architectures in this thesis are defined as a group of processors which are based on the same instruction set with different extensions. This thesis tries to solve the design difficulties caused by configurable processors and heterogeneous architectures. Because of the configurable processors and the heterogeneousness, the design space becomes extremely large and includes both software and hardware optimizations. We present 4 different abstraction levels with different details and simulation speed to facilitate this design space exploration process. The hybrid simulation method is also used in these abstraction levels to avoid Hardware-dependent Software (HdS) adaptation efforts. Using these abstraction levels, we build a budget based design space exploration flow for this kind of heterogeneous and configurable platforms. It is also complex to achieve a well balanced hardware/software interface realization. To solve this problem, we use the service dependency graph idea to model the hardware/software interface. To give realization high performance and flexibility, we propose one task migration framework in which one task can be executed on several compatible processors with different extended instructions. A Motion-JPEG case study is used to validate all these works.
Dans le domaine de l'électronique pour la consommation de masse, les concepteurs sont tenus de fournir des systèmes embarqués qui doivent satisfaire des exigences de performance, de consommation, de co?t et de temps de mise sur le marché. Pour satisfaire toutes ces exigences, nous nous concentrons sur les systèmes sur puce multi-processeurs (MPSoCs) avec des processeurs configurables et des architectures hétérogènes. Comparés aux processeurs généralistes et aux circuits spécifiques à une application (ASICs), les processeurs configurables peuvent être utilisés pour équilibrer le rapport performance/nombre de transistors et la flexibilité. Dans cette thèse, les architectures hétérogènes sont définies comme un groupe de processeurs qui sont basées sur le même jeu d'instructions avec des extensions différentes. Cette thèse tente de résoudre les difficultés causées par les processeurs configurables et les architectures hétérogènes. En raison des processeurs configurables et de l'hétérogénéité, le champ des solutions d'implémentation devient extrêmement large et inclue des aussi bien des optimisations logicielles que des optimisationsmatérielles. C'est pourquoi nous présentons 4 niveaux d'abstraction différents avec des niveaux de détail et des vitesses de simulation différentes pour faciliter l'exploration des solutions d'implémentation. La méthode de simulation hybride est également intégrées à ces niveaux d'abstraction pour éviter les efforts d'adaption du logiciel dépendant du matériel (HdS pour Hardware dependant Software). En utilisant ces niveaux d'abstraction appliqués à ce genre de plateformes hétérogènes et configurables, nous avons construit un flot basé sur une exploration de l'ensemble des solutions d'implémentations sur des critères de budget. Réaliser une interface matériel/logiciel bien équilibrée est une tache complexe. Pour résoudre ce problème, nous utilisons le concept de graphe de dépendance des services (GdS) pour modéliser l'interface matériel/logiciel. Pour que l'implémentation choisie soit hautement performante et flexible, nous proposons un schéma de migration de taches dans lequel une tache peut être exécutée sur plusieurs processeurs compatibles avec différentes extensions d'instructions. Une application décodeur Motion-JPEG a été utilisée pour valider tous ces travaux.
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