Etude des propriétés thermiques électriques et mécaniques des couches minces de polysilicium dopées in situ phosphore déposées par LPCVD sur des structures à fort rapport d'aspect

Study of thermal, electrical and mechanical properties of in-situ phosphorus-doped polysilicon thin films deposited by low pressure chemical vapor deposition (LPCVD) in high aspect ratio structures

• Auteur / Autrice : Florent Lallemand
• Direction : Hugues Murray
• Type : Thèse de doctorat
• Discipline(s) : Electronique, microélectronique et nanoélectronique
• Date : Soutenance en 2009
• Etablissement(s) : Caen
• Ecole(s) doctorale(s) : École doctorale structures, informations, matière et matériaux (Caen ; 1992-2016)
• Partenaire(s) de recherche : Laboratoire : Laboratoire de cristallographie et sciences des matériaux (Caen ; 1996-....)
• Jury : Président / Présidente : Jean-Pierre Landesman
• Jury : Examinateurs / Examinatrices : Anne Bouteville, Michel Sarret, Arnaud Etcheberry, Michel Pons, Catherine Bunel, Rosine Coq Germanicus
• Jury : Rapporteurs / Rapporteuses : Anne Bouteville, Michel Sarret

Mots clés

Mots clés contrôlés

Condensateurs électriques

Résistances électriques

Relaxation des contraintes

Silicium -- Substrats

Silicium cristallisé

Semiconducteurs dopés

Silicium -- Couches minces

Dépôt chimique en phase vapeur

Résumé

La technologie PICS (Passive Integration Connective Substrate) permet une forte intégration sur silicium de composants passifs, notamment de condensateurs haute densité par la gravure de motifs tridimensionnels à fort rapport d’aspect. L’une des étapes technologiques les plus délicates de ce procédé consiste à remplir les structures 3D à l’aide d’un film de silicium polycristallin dopé in-situ. Les premières expériences de développement sur la seconde génération de produits ont tout d’abord montré que la présence de structures tridimensionnelles conduit à une dégradation significative de l’uniformité des films déposés (épaisseur et dopage). De plus, le remplissage des structures 3D par la couche de polysilicium entraîne une déformation des plaques pouvant conduire à leur destruction. Dans cette thèse, les études menées avaient pour but de résoudre ces deux problématiques conjointes. Il s’agissait d’adapter les paramètres de dépôt et de recristallisation du film de polysilicium afin de répondre aux exigences du procédé. Ces recherches ont démontré que la déformation des plaques est intimement liée à la phase cristalline déposée, et ce, même après recristallisation des films à haute température. Les premiers travaux montrent que les conditions de dépôt les plus favorables à la réduction des non-uniformités nuisent à l’intégrité des structures tridimensionnelles. Par conséquent, de nouvelles conditions de dépôt et de recuit ont été mises au point afin de limiter la déformation des substrats sans dégrader l’uniformité du dépôt tout en tenant compte des contraintes de productivité liées au contexte industriel. Les caractérisations physiques, électriques et structurales réalisées ont permis de corréler l’amélioration des performances électriques avec la modification de la taille des cristallites et de leur organisation au sein du matériau.

PICS technology (Passive Integration Connective Substrate) allows high integration of passives components onto a silicon substrate and more specifically high density trench capacitors formed by etching of high aspect ratio 3D structures. One of the most critical steps of this process consists in filling 3D structures with an in-situ doped polysilicon layer. Preliminary experiments performed during the development of the second PICS generation have revealed that the tridimensional structures cause an important degradation of deposited films uniformity (thickness and doping). Furthermore, the filling of such 3D structures with polysilicon is inducing wafer warpage that could lead to wafer breakage. In this thesis, studies aimed at solving these two related issues by tuning deposition and crystallization parameters in order to fit the process specifications. Experiments have demonstrated that wafer warpage is closely related to the crystal phase deposited, even after layer re-crystallization at high temperature. First experiments have shown that the best deposition conditions for a good layer uniformity generate damage of the 3D structures. So, new process conditions for deposition and annealing of the polysilicon layer have been developed to limit wafer warpage without degrading uniformity and productivity. Physical, electrical and structural characterizations have shown the correlation of electrical performances improvements with the microstructure of the layer.