Tolérance aux fautes par auto-configuration dans les futurs processeurs multi-cœurs

Fault tolerance through self-configuration in the future nanoscale multiprocessors

• Auteur / Autrice : Piotr Zajac
• Direction : Jacques Collet
• Type : Thèse de doctorat
• Discipline(s) : Conception des circuits micrélectroniques et microsystèmes
• Date : Soutenance en 2008
• Etablissement(s) : Toulouse, INSA
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'Analyse et d'Architecture des Systèmes (Toulouse1968-....)

Mots clés

Mots clés contrôlés

Nanotechnologie

Tolérance aux fautes (informatique)

Résumé

Cette thèse est une contribution au niveau architectural à l’amélioration de la tolérance aux fautes dans les puces multi-cœurs massivement défectueuses fabriquées à partir de transistors nanométriques. L’idée principale de ce travail est qu’une puce devrait être organisée en une architecture réplicative et devenir aussi autonome que possible pour augmenter sa résilience contre les défauts permanents et les erreurs transitoires apparaissant en opération. C’est pourquoi nous introduisons une nouvelle méthodologie d’autoconfiguration de la puce qui permet de détecter et isoler les coeurs défectueux, de désactiver les coeurs isolés, de configurer les communications et de diriger l’allocation et l’exécution des tâches. L’efficacité des méthodes est étudiée en fonction de la fraction de coeurs ou d’interconnections défectueux et du taux d’erreurs transitoires

This thesis is a contribution at the architectural level to the improvement of fault-tolerance in massively defective multi-core chips fabricated using nanometer transistors. The main idea of this work is that a chip should be organized in a replicated architecture and become as autonomous as possible to increase its resilience against both permanent defects and transient faults occurring at runtime. Therefore, we introduce a new chip self-configuration methodology, which allows detecting and isolating the defective cores, deactivating the isolated cores, configuring the communications and managing the allocation and execution of tasks. The efficiency of the methods is studied as a function of the fraction of defective cores, of defective interconnects and soft error rate