Evaluation des rétines électroniques pour une définition architecturale d'un système monopuce (SoC) dédié à la vision embarquée

Evaluation of electronic retinas for an architectural definition of an embedded vision system on chip (SoC)

• Auteur / Autrice : Abdelhafid Elouardi
• Direction : Roger Reynaud
• Type : Thèse de doctorat
• Discipline(s) : Sciences appliquées
• Date : Soutenance en 2005
• Etablissement(s) : Paris 11
• Partenaire(s) de recherche : autre partenaire : Université de Paris-Sud. Faculté des sciences d'Orsay (Essonne)

Mots clés

Mots clés libres

Modélisation

Instrumentation

Systèmes de vision

Rétines artificielles

Résumé

Pour définir une architecture d'un système monpuce dédié à la vision embarquée, le travail de thèse s'est appuyé sur quatre modèles de systèmes de vision différents deux modèles utilisant des rétines qui peuvent assurer certains prétraitements d'images de bas niveau grâce aux opérateurs intégrés dans le même circuit du capteur imageur et deux autres modèles utilisant des capteurs CMOS/APS, des circuits reprogrammables types FPGA et un microporocesseur spécifique. Pour ces modules, une grande partie des traitements est réalisée sur le microprocesseur. Cet ensemble représente alors une plate-forme expérimentale pour l'instrumentation et l'évaluation de procédures de contrôle et de traitement des opérateurs rétiniens. La mise en œuvre de ces familles d'architectures nous a permis d'acquérir un niveau d'expertise dans le domaine de l'évaluation et l'instrumentation des systèmes de vision. Au travers de cette thèse, nous avons évalué plus profondément le système à base de la rétine PARIS1. L'évaluation a pris en compte les aspects suivants la programmabilité, l'évaluation de la puissance de calcul, l'énergie consommée et les problèmes d'embarquabilité. Cette étude a permisde définir une approche A3 (Adéquation, Algorithme, Architecture) pour un système de vision monopuce (System on Chip), doté des caractéristiques d'un système de vision intelligent et reconfigurable. Elle a eu aussi pour objectif de définir un compromis et des critères de sélections architecturales des opérateurs à intégrer sur le capteur en fonction des différents algorithmes à implanter et en prenant en considération les besoins de l'application envisagée : vision pour l'automobile.

One of the solutions to resolve the computational complexity of image processing is to perform some low-level computations on the sensor focal plane. This work is built to get a general conclusion on the aptitude of retinas, as smart sensors, to become potential candidate for a system on chip reaching an algorithm/architecture adequacy. The study showed why retinas are advantageous, what elementary functions and/or operators should be added on chip and how to integrate image-processing algorithms (i. E. How to implement the smart sensor). The thesis includes recommendations on system-level architectures and discusses the limitations of the implementation of smart retinas which are categorized by the nature of image processing algorithms. To sustain the study, we have proposed a system-level architecture and a design methodology to integrate image processing within a CMOS retina on a single chip. This architecture model highlights a compromise between versatility, parallelism, processing speed and resolution. Our solution aims to take also into account the algorithms response times while reducing energy consumption to increase the system performances for embedding reasons. We have done a comparison relating four different architectures dedicated for a vision system on chip. Two models implement APS imagers and a microprocessor. A third model involves the same processor with a CMOS retina that implements hardware operators and analog microprocessors. The fourth model integrates a second CMOS retina and an embedded computer. The comparison is related to image processing speed, processing reliability, programmability, precision, subsequent stages of computations and power.