Etude du decouplage dans les processeurs superscalaires

• Auteur / Autrice : PABLO BOSCH VIVANCOS
• Direction : Daniel Etiemble
• Type : Thèse de doctorat
• Discipline(s) : Sciences et techniques
• Date : Soutenance en 2000
• Etablissement(s) : Paris 11

Résumé

La latence de la memoire est un obstacle de plus en plus difficile a contourner pour ameliorer les performances des processeurs. Non seulement l'ecart de vitesses entre le processeur et la memoire s'accroit mais l'amelioration de l'exploitation du parallelisme d'instructions accentue l'impact negatif de la latence de la memoire. Dans cette these on s'interesse a la capacite du reordonnancement dynamique pour recouvrir cette latence. Nous avons observe que, bien que de tres fortes latences puissent etre tolerees lorsque le parallelisme de l'application est eleve, cette tolerance se fait aux depends d'une augmentation de la complexite du processeur qui se traduit par un ralentissement de celui-ci. En examinant de pres l'utilisation des ressources et son evolution lorsque la latence de la memoire augmente on a pu constater que certaines structures pouvaient etre simplifiees tout en conservant la capacite du processeur a masquer la latence memoire. Les simplifications proposees exploitent le decouplage entre le flot d'instructions d'acces et le flot d'instructions flottantes pour decharger les structures dediees a l'ordonnancement dynamique, en particulier la station de reservation et le banc de registres de renommage. Nos resultats montrent qu'ameliorer le decouplage des processeurs superscalaires avec les mecanismes proposes peut etre plus interessant qu'une multiplication des ressources de ceux-ci. Pour realiser ces etudes, un outil de simulation discrete, wis, a ete developpe.