Thèse soutenue

Méthodologie de prototypage à haute performance temporelle sur FPGA
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Auteur / Autrice : Christian Rabedaoro
Direction : Gabrièle Saucier
Type : Thèse de doctorat
Discipline(s) : Recherche opérationnelle
Date : Soutenance en 1999
Etablissement(s) : Grenoble INPG

Résumé

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Cette these est consacree a l'etude d'un flot de prototypage efficace d'un circuit sur des reseaux programmables de type fpga. Les reseaux programmables actuels ont des performances de plus en plus accrues, leur capacite d'integration sont de plus en plus grande et leur architecture est orientee systeme si bien que ces reseaux programmables ont des ressources dediees aux memoires par exemple. Cette evolution necessite une nouvelle methodologie pour implementer un circuit sur des boitiers fpgas. Le traitement des blocs critiques tels que les memoires sont etudies afin de les implementer sur les ressources specifiques des boitiers fpgas. Une nouvelle maniere d'implementer le circuit sur plusieurs boitiers est aussi proposee dans cette these afin de preserver les blocs au niveau sous systeme et non plus au niveau porte logique. Ceci facilite le deboggage et les eventuelles corrections au cours de la validation. De plus, la grande capacite des fpgas fait qu'on aggrege manuellement les principaux blocs entre eux afin de remplir les boitiers et finir l'implementation par un remplissage automatique des petits blocs restants. L'evolution du nombre d'entrees/sorties des fpgas n'a pas suivi celle de sa capacite si bien que le remplissage des fpgas est limite par le nombre d'entrees/sorties et donne un faible taux d'occupation en nombre de cellules logiques, l'implementation devient couteux. Pour palier a cela, on procede au multiplexage des entrees/sorties entre les boitiers, cette procedure est aussi etudier dans cette these. Le flot propose adapte aux familles de fpgas actuelles a ete valide sur un circuit industriel.